我的layout日記~續(終)又倒了一間公司

crystal_blue

隨著那位同事的離職加上其它人的努力，再一次的順利在規定時間內TAPE OUT了
3 J% s8 E8 Y  S' V* h由於暫時沒有急迫的CASE所以心情也隨之輕鬆了起來，開始安排補休的時間，沒
' C. ]' W% Y6 _1 ?9 ]* K事時看看電子學上上網，這種輕鬆的日子容易讓人失去生活重心，所以索性跟主管
說想到外頭上些LAYOUT相關的課程，一來充實時自己，二來不必被老官看到涼涼
6 o9 o' {5 S4 m8 d6 r6 e. e' y7 Z- V沒事做-.-，這陣子沒事也花了點時間去研究了一點股票的事，這算是我第一次投資
& [* z+ a2 }5 ^( u股票，也小賺了一些，之後就聽到了一些令人緊張的消息~~~~
1 P# i" d' [6 v  J& ^4 g
5 c) ~2 T; Q% f  R由於公司高層的問題，導致我們的單幾乎全被砍光，意思也就是說下半年度我們公司
1 e$ f& I2 `4 m/ L可能不會有任何收入，消息一出沒多久公司股價呈60度的下滑幾乎腰斬，我想也是因
0 x* W* l$ k, i& b0 L4 V$ S) \為如此吧之後的幾個月並沒有什麼CASE可以執行，這是我來公司第一次享受到正常上
6 P- |! W7 }3 [8 a; A1 `下班的日子，真不知道是好事還是壞事，氣氛持續的低迷下去，有一兩個同事離職，
我雖然工作量減少但也還是有事可做，所以可能有感覺到公司還在努力吧!!

3 ^. M$ U& J( [9 H0 B" J  ]9 F之後公司內部風聲傳的亂七八糟，但整個RD部門消息是封鎖的，所以大部份RD的人都
, B! {( h+ z( o' i5 S: E還不太清楚發生了什麼事，直到今天月會時終於了解，原來公司想要解散所有的子公司
$ J7 t# r* T0 ?1 N$ v$ p) Q* ?了，最慢八月底開始資遣，心中是有些不捨，但也沒有啥遺憾，只是希望剛進公司的
LAYOUT新人能順利找到工作，不要因為一些挫折而忘了當初的衝勁。
) `7 O' ], a) F3 d; R
這公司所有的PROJCET 接近50%我是LAYOUT LEADER，接近80%的PROJECT我有參與
5 q! K5 U! I7 r4 \1 h5 D我想在這公司我並不會有太多遺憾，起碼我努力過了也堅持過了，只能說是運氣不好吧
最後感嘆一下~~然後又得開104 再找工作了，開始想自己真的工作運不佳，該不該收
) p( S; {! }3 E: |  i$ I% _/ F山了不要去害人，哈哈~~共勉之

semico_ljj

“,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.”，现在有这种体验了！

tzuenhau

這都是依環接著依環的啦 所以很難說 公司倒在找公司做就好囉 不然哪有可能活的下去

CHIP321

看來衆位LAYOUTOR的經歷都很相似啊,難道crystal_blue兄和我一傢公司,不會吧,以前沒看見過啊,呵呵,玩笑話了. 要說LAYOUT畫的好与坏,這個真的很難定論.,在之前公司總以為老子天下第一了,后來和別的公司同僚接觸的多了,才知道,世界之大,要學習的東西豈是三五十年能學的精的.我感覺一塊好片子,首先要RUN的好,功能正確,特性精準,可靠性高,ESD耐受性高,其次佈圖結搆上要簡單,清晰,再次,則是對"度"的把握,知道在什么情況下,選用何種結搆,大多數高精度的佈圖結搆,都是要犧牲額外的麵積,時間來處理,很簡單的一個OP,或許畫出來都差不多,但是就在這個麵積,性能的的平衡點選取是否準確中見高下.再次,對于不同的應用領域,不同的工藝,可能對LAYOUT的要求都不盡相同,熟悉高壓的,可能畫數字就有些"放不開手",做IO的,做純糢擬的,做WHOLE CHIP整閤的,要求都不盡相同,再者,或許出与電路的特殊要求,結搆會有特殊要求,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.

wanjonwan

佈局是需要團隊合作來完成的，不能work不完全只是layout的責任，只要是有相關的人員都應該要負起責任，一個環節lose，就會失敗了

cas

it's good ......................

sw5722

畫得好不好,我覺得應該由ｄｅｓｉｇｎｅｒ來看,有些ｄｅｓｉｇｎｅｒ
' F# J. V/ I, i& E比較龜毛,會限定你ｍｏｓ絕對不能跨線ｃｔ跟ｖｉａ一定要２顆以上,而
; I8 R- N) w/ h- q( d7 vｎｅｔ與ｎｅｔ的跑線線寬都不一樣等等,在很多限制下,要畫的很”漂亮”
: j% A/ d1 ~  W- I  U其實很難．比方有２個ｍｏｓ　ｄｅｓｉｇｎｅｒ規定要放在一起,但一個
很大一個很小,從數位觀點來說,會把大的折到跟小的等高會比較好看．從類
! a. n" d9 C. V2 k( @: \, ~- i比或ｒｆ等其他來看,你把ｍｏｓ打折是會影響效能的,除非ｄｅｓｉｇｎｅｒ
同意,不然只有硬著頭皮去ｌａｙ．
2 y/ K, M1 m/ t0 p: j1 X9 H有時一些資深的ｌａｙｏｕｔ,真的是混出來的,有時他只是考慮的比你多,甚
至比ｄｅｓｉｇｎｅｒ還多,當一個ｌａｙｏｕｔ工程師去看別的ｌａｙｏｕｔ
$ k, S2 o9 P/ @. t工程師的圖,只能說好不好看,但是好看不一定會ｗｏｒｋ,重要的是ｄｅｓｉｇ
ｎｅｒ的想法吧．

crystal_blue

Layout 畫的好與不好，當然是由別人來看的，自己做的東西很難看出缺點在哪，
除非你擺爛不然自己都看到缺點了，還不改 不就擺明了等別人看到再說xd

就我個人經驗來看:
1 L+ z+ j+ R3 J( ?9 X6 d
1.面積使用率是否合乎效益:明明可以畫的更小，但卻因為排列組合或繞線問題，造成面積過大。

2.match 未考慮清楚

0 B( Y! J: i' b- J3.出pin位置不夠理想，導致必須跳線或是接線距離過長。

4.via & contact 數量不足
8 q$ t$ @2 U8 r# N5 Q: p' z, S; ]
以上只是略提大綱，其實layout本身考慮的東西真的不少。
  k8 ]' G% d) X; W
; `: t4 `# h4 m* u' h. ]一般的design，只能提供layout人員特性的考慮，好一點的design能告訴你怎麼畫比較好
4 a$ L- T4 z5 o+ p4 J
但不論是何者，最後還是必須由你自己操刀來完成，在知道怎麼做之後，還必須了解為什麼要

這麼做。

Jim_Lin

不在乎天長地久, 只在乎曾經擁有?

yhchang

看完之後 會有個疑問
' {3 U6 P3 S) {$ k5 r7 H0 ^5 ~1 i* K+ nLAYOUT工程師要用什麼方法才可以知道自己LAYOUT出來的圖到底是好還是不好呢?
實質上在我們公司LAYOUT怎麼畫都是RD PLAN的 只是沒經驗跟有經驗的LAYOUT
我們一把圖打開有時候也能看到那之間的差距...所以故事中的被質疑LAYOUT畫得不好
到底是誰下COMMENT的呢?