請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
請問有前輩知道原因嗎?
2 t8 H% }! t* L3 ~: @
錯誤訊息如下，
3 K& @- c* y( E7 Z+ ~! V2 t* P1 ocheck SOFTCHK SUBSTRATE UPPERALL.-2Errors

& [3 S$ x- _; b: {6 _* `這兩個錯誤都是針對power ring。

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
! Z6 a1 r2 J0 s/ H9 I2 e4 `感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，

WARNING:  
9 h3 f; x0 U4 d1 J          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
9 r$ y' {$ d" h7 ?" G# e7 l6 G          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.
  F& V6 j# u2 L9 \4 L
5 A0 f: ~8 ^& `, ?8 p# P+ ?crtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

crystal_blue

你好:
      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
; O3 S& \# a/ }7 H都是因為下列的原因所產生的:
) d* z! D6 i* F# A) E8 w; T% G6 Y
+ a& _. U( v) j/ x/ C6 r/ h1.POWER PIN 沒打上
0 K" l' e" S* u1 E  [) [2.POWER PIN打錯 (如 VDD OR GND 打相反)
3.不同的電位沒用LAYER做區別(如SUB2 )

以上是我曾遇過的問題，提供給你參考。