請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
請問有前輩知道原因嗎?
% \9 x3 r/ h! F! [2 j' [) H$ B- E
9 d6 Q0 \* J, }* V錯誤訊息如下，
check SOFTCHK SUBSTRATE UPPERALL.-2Errors
: E1 G' X& k! z8 i) ^
這兩個錯誤都是針對power ring。

crystal_blue

你好:
      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
  c: n0 g6 l( _2 W7 }: I9 b都是因為下列的原因所產生的:

1.POWER PIN 沒打上
  O9 _$ S% h* w+ }2.POWER PIN打錯 (如 VDD OR GND 打相反)
3.不同的電位沒用LAYER做區別(如SUB2 )

以上是我曾遇過的問題，提供給你參考。

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，

; _9 ^5 b2 L3 f1 f1 Z+ @" BWARNING:  
$ |/ a  E& T* H          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
" {! i" U0 Z8 H1 q& |. S          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.

crtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接