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最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
. @: H0 c9 Q K2 B( x但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱3 A$ I! b1 z3 M2 d' C4 _- O
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
7 ]6 k: ~+ [/ }" S, M# [但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?: l0 C* p- H2 j4 u( t) S
7 g ^, y. g1 c9 ~ N這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地., {+ B6 D- w% a: T+ ]0 e+ V+ \& e, o- I
( y% a' r& v9 p% V6 K) S[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ] |
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