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[問題求助] ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?

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發表於 2008-5-13 22:58:37 | 顯示全部樓層 |閱讀模式
最近在做 輸入介面   用的是 比較器的電路  也就是一個簡單的 Single-Stage的 OP來實現.
$ U1 a: P, K% g) I& N5 F3 a- V但是下線之後  發現測出來的 Internal Signal rising/falling duty相當的不對稱, X. V7 v( l; k: N& E% X
而且 VIH/VIL 非常的不好   可是模擬的時候  Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了; I2 P- D. B/ L  D# W
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
2 y, P1 c& y8 T- y0 ~2 L0 a- ^7 P# A. h
這是個 N-TYPE的OP   上面是電流鏡接VCC   下面直接接地.1 B3 A$ I# S: r- b+ X

0 z) X2 q  Q& K) z$ n; ]5 S[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ]
發表於 2009-1-6 16:50:34 | 顯示全部樓層
簡單的OP,gain一定不會太大8 Y- S6 p* @& m
要3-400mV才比的出來
/ P2 o( Y3 M) _0 U輸入級的L,應該用的很小" Z1 a: [: h4 L+ h7 q! y6 @6 Y% G3 V
導致下線後mismatch很敏感7 O  r' N9 ?* W4 u. j: ?0 _
造成offset很大
發表於 2009-1-7 17:32:27 | 顯示全部樓層
L用的很小的話,輸入對関的mismatch豈不是更差?offset更大
4 d2 U  o9 ~! `/ F8 I9 e0 g) s樓主還是用於放大+鎖存之類的比較器提高以gain和速度
- A( u+ ~& x& a8 K2 a/ q同時layout match要做的比較好
發表於 2010-11-24 17:27:46 | 顯示全部樓層
請問有~comparator layout floor嗎~~3q
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