ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?

yhchang

最近在做 輸入介面   用的是 比較器的電路  也就是一個簡單的 Single-Stage的 OP來實現.
但是下線之後  發現測出來的 Internal Signal rising/falling duty相當的不對稱
而且 VIH/VIL 非常的不好   可是模擬的時候  Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
" M6 b1 N3 h9 S& t) D+ x  e但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
/ I5 M& U% h$ D! f- y4 {/ w9 c% I
這是個 N-TYPE的OP   上面是電流鏡接VCC   下面直接接地.

[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ]

cmin

簡單的OP,gain一定不會太大
要3-400mV才比的出來
: v4 n( v3 Q5 Z) I* [輸入級的L,應該用的很小
, m. \5 u2 y$ {/ t! }6 r導致下線後mismatch很敏感
# u/ ~9 c  f2 T3 N8 s" R! J造成offset很大

liangshangquan

L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
) I* v- `2 d0 u1 L6 P* _同時layout match要做的比較好

rd66529

請問有~comparator layout floor嗎~~3q