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[問題求助] ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?

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發表於 2008-5-13 22:58:37 | 顯示全部樓層 |閱讀模式
最近在做 輸入介面   用的是 比較器的電路  也就是一個簡單的 Single-Stage的 OP來實現.0 w0 I) p" y  C0 H
但是下線之後  發現測出來的 Internal Signal rising/falling duty相當的不對稱
/ j" g2 H/ Y2 b: `8 r: x/ P而且 VIH/VIL 非常的不好   可是模擬的時候  Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了, O: C" ^4 G, |; j& k
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?& M1 ?- ~* ~2 ~; U
/ P5 @1 V5 L! b7 s8 \7 p8 T$ I
這是個 N-TYPE的OP   上面是電流鏡接VCC   下面直接接地.
* t0 o! A0 ]: D( r
: |: ]2 U* t8 p2 N3 D; a2 z4 m[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ]
發表於 2009-1-6 16:50:34 | 顯示全部樓層
簡單的OP,gain一定不會太大) H  s1 R9 f: o* q7 b
要3-400mV才比的出來
0 |! f6 `4 w0 v! n: u5 M輸入級的L,應該用的很小7 Z6 A- }7 l5 e7 m/ T
導致下線後mismatch很敏感& }' r4 Q5 J$ e6 \) C, P
造成offset很大
發表於 2009-1-7 17:32:27 | 顯示全部樓層
L用的很小的話,輸入對関的mismatch豈不是更差?offset更大
- r; N8 ?+ J4 b' ?6 S6 [樓主還是用於放大+鎖存之類的比較器提高以gain和速度
- X, d; i7 }1 S% A! G同時layout match要做的比較好
發表於 2010-11-24 17:27:46 | 顯示全部樓層
請問有~comparator layout floor嗎~~3q
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