Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

8 [$ w/ O3 u: f! M6 H小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
" S8 c; i2 n- b請問我該如何作FA分析去解決這個問題？

- q& [6 q8 M( q1 q現在正在焦頭爛耳中，不知道方向在哪？
希望各位大大能給點方向或意見可以提供小妹，謝謝！

kokokiki

請問有長epi嗎?lacth-up有許多原因....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

阿光

1. 先 review layout
2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
$ C, p* K" a* E, I/ Z# T# J$ T6 \) L, A3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
. h4 N! a' g/ z& N7 j以上是個人的小小經驗....

redkerri

To Kokokiki:
non-epi wafer
/ D0 t9 J5 z% m  M+ k! {
To Tcsungeric:
0.6um process
& w* s, k8 i; b# O4 X% G: n8 a5 `
, d2 Q$ `2 D! L( c( bTo 阿光：
目前都已確認過Layout，尚無找到問題
2 g8 l2 u% i: x* Y7 x5 ?" _, M

9 z7 d* B. ]% F$ H2 ~我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
& }$ O- d0 k; C  s8 U4 f% C看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
8 z5 O2 y+ Y3 Q0 A: ^2 S$ Z另外是高壓製程一般都有EPI.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的
" Z  }5 ?9 W: X& N1 F& Y
& z) Z; O7 W* p, ]0 C. R, J! a請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
9 J% D- S$ I$ A/ C: ~Input pin 接 high 打一次，接 low 也打一次？
# S( I5 K8 ^5 j+ S+ {或是只要參考應用電路的接法去打？

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
6 l7 R3 V* q, x9 J' h$ y$ g" j" y可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

lin.weite

是漢磊的嗎?!
0 \  a8 H( ]: b加大Drain端到Gate的距離!!然後加大Contact Size!!
# p% c# ^( u8 w) G再不行就加Zener Protection!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
有燒毀現象  就要針對該地方分析latchup發生原因.

szona44250

受益'良多
" Y) c7 o1 [4 F! D( s" y
謝謝大大的分享!!!!