quartus II 使用問題

happpyend

請問在quartusII上面, 假設小弟希望寫一個ring oscillator請問該怎麼實現???

4 F& H. C6 D- x+ U因為不管我用stucture或schematic方法, 經過tool compiler後, 它都會自動幫我把串接的inverter

" r: e5 d- c$ U' ?* [6 ^給消除掉, 請問該怎麼辦? 有什麼辦法能夠讓我的電路完整的不被tool給最佳化呢?

& m- `$ R3 y3 y) T# `7 ?* I6 S如果說在DV上我會使用dont touch的指令, 可是在quartus2上我就不會了, 煩請各位大大解惑

感激不盡

sieg70

可以用 keep 的attribute把 NAND gate間的node給保留下來.
8 z; M4 J, i" _9 ^/ d$ c. H/ D
0 T! A9 f, c. S' q" B在FPGA上實現 ring osc 不是不能作, 但不會像 asic製程那樣容易分析, 以FPGA的習慣用法來說, 並不鼓勵這樣作.

[ 本帖最後由 sieg70 於 2008-5-2 11:03 AM 編輯 ]

happpyend

比如說我的code如下:
) g: F9 {# @, H' E2 U: h
, x6 ?  z& v1 N+ q4 Emodule firo( run, Dout);
( @" X; a% g8 F- E+ S& N
input        run;
5 G& g6 h" B$ t+ _2 F+ b, noutput        Dout;

! C* d9 F4 L* E  S3 `wire run, Dout, w2, w3, w4, w5, w6, w7, w8, w9, w10, w11, w12;
wire w13, w14, w15, w16, w17, w18, w19, w20, w21;

* I3 ]2 T( d* v2 z3 q* D$ i1 g0 @nand na1(w2, run, Dout);
xor x1(w3, w2, Dout);
8 T' J' R+ Z' N7 G2 W' unot n1(w4, w3);
not n2(w5, w4);
not n3(w6, w5);
1 L, K: x% c! b8 q5 inot n4(w7, w6);
not n5(w8, w7);
not n6(w9, w8);
not n7(w10, w9);
; a4 K; j1 F$ }9 ?: `8 sxor x2(w11, w10, Dout);
3 i, h* z% S* `$ gnot n8(w12, w11);
: {) |2 C4 L0 c& R+ Ixor x3(w13, w12, Dout);
not n9(w14, w13);
xor x4(w15, w14, Dout);
1 }8 u. A3 C, x8 k. U) Pnot n10(w16, w15);
# L: d: T" {5 i- hxor x5(w17, w16, Dout);
% g3 T' _1 ~/ h. S) y, E% Onot n11(w18, w17);
not n12(w19, w18);
" L2 z- c( V3 j5 nxor x6(w20, w19, Dout);
not n13(w21, w20);
% V" {/ r: }+ l/ Y8 K' P1 d  ?1 Ynot n14(Dout, w21);

endmodule
* ~) X6 `7 A# s( u' ^
那我要怎麼加所謂的attribute 才能夠keep我的電路呢?
不好意思,因為對此不甚熟析,希望大大能夠做個範例指導,這樣對初學者的我能夠較快上手
$ [3 Z& l9 G- _7 D1 W1 u$ [/ y
) m$ s; @5 p2 s感激

jason_lin

keep語法,你試看看吧!
/ [  C9 g6 \  AExample 8–43. Verilog HDL Code: keep Attribute
wire my_wire /* synthesis keep = 1 */;
1 i. A9 w+ j+ T$ j( Z7 z7 e9 [  l
Example 8–44. Verilog-2001 Code: keep Attribute
# {9 [- H1 ]! C( @' h(* keep = 1 *) wire my_wire;

Example 8–45. VHDL Code: syn_keep Attribute
signal my_wire: bit;
attribute syn_keep: boolean;
attribute syn_keep of my_wire: signal is true;
% Y( ]/ r. [8 A1 Y9 m- _
! z% x9 t7 S0 V! u3 S" N5 H8 U附上Quartus II的handbook片段,如下: