只需一步,快速開始
用FB帳號登入
使用道具 舉報
原帖由 michael6172 於 2008-4-28 09:34 AM 發表 ( c, F- J. V/ u; h% D. o你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 ; ?* W! R, F3 E3 M X 您好 7 X2 J: J+ n) T8 A. g4 E依你的需求,想要做到1個clk做一次動作,8 [. O4 J+ C* f9 T9 i' C6 i 似忽不容易 ! @# E1 G. P$ W9 i& k+ N# ^6 a% y9 E) W* n4 a) }/ e 由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
您需要 登錄 才可以下載或查看,沒有帳號?申請會員
原帖由 kevin 於 2008-4-28 08:47 PM 發表 . {4 ?" i8 C8 i% N如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. . V5 ]9 I8 }: S2 A: M1 J2 j0 G, F 5 n! o0 _0 q( w* O: Z b3766 # m* [2 t# k3 w$ O' o3 z8 M" ^, I 再配合一些control logic即可達到目的 ...
本版積分規則 發表回復 回帖後跳轉到最後一頁
首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司
GMT+8, 2024-5-14 03:52 PM , Processed in 0.137517 second(s), 18 queries .
Powered by Discuz! X3.2
© 2001-2013 Comsenz Inc.