只需一步,快速開始
用FB帳號登入
使用道具 舉報
原帖由 michael6172 於 2008-4-28 09:34 AM 發表 + p: M- l0 T0 v6 b 你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 ( }) H& u# l7 s# I 您好 9 H3 w J6 z+ ^9 c依你的需求,想要做到1個clk做一次動作, $ a4 N3 u Z7 u! P# s似忽不容易 % S- n+ \, f4 m7 t0 q B4 g / \8 I! Y# L% q. @由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
您需要 登錄 才可以下載或查看,沒有帳號?申請會員
原帖由 kevin 於 2008-4-28 08:47 PM 發表 6 L& C; e8 L# W, D2 J' c+ [8 n/ i7 C如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. " y% t6 W$ s$ |( e, T3 b' g ( I) q5 d6 b5 C( ~9 b3 p8 _37669 ?: r A7 M! J2 {; @3 Q . B/ L7 ^1 D2 _; Q再配合一些control logic即可達到目的 ...
本版積分規則 發表回復 回帖後跳轉到最後一頁
首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司
GMT+8, 2024-5-17 06:31 AM , Processed in 0.108513 second(s), 18 queries .
Powered by Discuz! X3.2
© 2001-2013 Comsenz Inc.