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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › VHDL的問題
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[問題求助] VHDL的問題

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1#
發表於 2008-4-9 19:53:31 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進
- g" j3 W* @# i2 y/ V8 k  |6 b1 m小弟我用VHDL的PROT MAP把我設計的各個電路組合起來4 t) u& B% E/ q, a  E. c* R$ r. ~
可是最後合成之後的主體的gate count卻一直是03 M. C' h- I6 Z' h9 S, o! m" ^! P# u
不曉得這是甚麼原因?! F* \7 z( y' z  \. i2 d9 N" v
我用的軟體是Quartus 7.2
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kolong
2#
發表於 2008-4-10 16:22:46 | 只看該作者
那就是合成失敗啦...
, {2 S8 e( a5 m- D& A1 l請詳細看一下message吧..
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3#
 樓主| 發表於 2008-4-11 13:29:27 | 只看該作者
呃~可是最後Quartus是顯示合成成功咧
7 r7 G% C3 S) U" |8 e8 J: d* ^~"~
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4#
發表於 2008-4-12 17:52:55 | 只看該作者
那表示所有的東東都被optimize光了啦2 k" K4 U4 n3 i+ x& O6 }7 A

) t! {- R/ E% X' R查一下CODE吧
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5#
發表於 2008-4-12 18:07:26 | 只看該作者
該不會是輸入接到輸出短路吧~XD
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kevin
6#
發表於 2008-4-14 10:56:52 | 只看該作者
你的top level components port map 有拉到 FPGA 的 pin 上嗎?
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aiken
7#
發表於 2008-4-30 04:36:23 | 只看該作者
you will not use your testbench as your top level?' M6 D  [4 A  |4 ?

& v0 R# j. ^5 V" \5 S' J; k' yTestbenc don't have in/out...
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