VHDL的問題

guesswho461

各位先進
3 r8 L* R/ i) \% j4 ~2 ]0 h小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
9 l8 y: f0 |8 U6 I# c可是最後合成之後的主體的gate count卻一直是0
  r  u; t- ?+ o. G* S/ x  X不曉得這是甚麼原因?
7 t% Q( T2 k3 S8 _: T5 n' ^: Y$ x- n我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
~"~

tommywgt

那表示所有的東東都被optimize光了啦
# u. G8 z2 C- Y4 F- k* S
' H  W( y1 f* H! C$ V) [( F查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?
" o' }1 f  n6 n) A# Z
! {3 r8 C. L$ U: b0 CTestbenc don't have in/out...