MEMORY COMPILER

eel

有人用过memory compiler吗?我想请问一下,我用memory compiler 生成的veriolg代码在用DC综合的时候都会报错.提示说有语法错误
  m& {: y! B2 z+ @: k
  e2 G8 Z; u2 K9 F- i/ R- K0 p1 h照理说应该不会有问题的啊.
有人做过吗?给点指导吧

jerryyao

memory compiler 生成的veriolg代码是讓你跑HDL simulation的，不是讓你直接拿來synthesis的，如果你要synthesis，可以要求memory compiler產生synthesis library。

tommywgt

memory compiler 生成的結果不需要再去synthesis，只要在layout時把hardcore放進來就可以了

eel

可是我看附件中的那个文档.它的综合的阶段是产生:lib和vclef文件,然后我要如何得到最后的版图呢?

我本来的理解是,用dc,在setup的时候,把由memory compiler 产生的lib->db,然后再把这几个db文件加到link library里面,
9 {% {2 n8 E! K' Y4 i  H: O# |7 W
  K7 E- k5 ^; s- d然后再read_verilog ram.v 进行综合?

* [$ f6 X  d- I5 m: F) e, O( c: u8 g6 M实际上的做法不是这样的吗?

eel

版主你指的hardcore是由memory compiler产生的吗  还是指由foundry提供的.
在我的理解当中,memory compiler是可以综合出版图的啊

jerryyao

你所說的ram.v是由memory compiler產生的嗎？是的會，他是simulation model，是讓你instant它到其他地方時跑simulation用的。

eel

那如果ram.v 只是用于simulation的话,那用memory compiler的一般过程是如何呢>?

eel

因为我看那个说明书,有产生lib文件,然后在design compiler 中转换成db文件, 用作target library,那么应该还有一个是代码吧,我本来理解是ram.v
! ]& Z* w/ D, u1 z. z7 q) z& F
一般DC所需要的文件:
7 `6 a1 f% z0 P' i. ]3 ^1 HDL  code
2 db file
/ a" Q& _( A% ?% j( T: D现在就是有了从lib文件转换过来的DB文件,那CODE文件要从哪里来?

jerryyao

Generate .lib for synthesis tool
Generate .v for HDL simulation
( s% m% x; s- I- e$ w; yGenerate frame view for P&R
Generate cdl for lvs
Generate GDS for tape out

jerryyao

-->那CODE文件要从哪里来
8 `) \" r4 Y9 m/ wIt is your job. You have to(must) create it by yourself.

eel

我明白了!  谢谢各位
% L( D$ d: i, g" `/ Q/ O3Q~