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我對這問題的理解如下:( [* o4 y z" C: f3 u4 _
: Z6 E. q9 x+ j. Z9 k7 \
1.8 ^0 _5 G1 b! B5 B/ A
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
& P6 b! M* R# m/ u比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關6 \! H( n6 P+ i3 ~* k% D
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果) / i: t @* p6 R6 N/ R7 _# r7 y. v
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去.... l0 B) t/ p# G1 A' b
' K5 h5 K I j" x3 T2. 我原本預期電流只會在基底的表面流動.6 `" x! W: {/ r! a8 K
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)7 N6 c$ }0 [1 u, D- `+ x d+ U0 p4 `
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)! z, p7 L# L$ w( p
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...: `' S4 b- W& p9 ?
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
9 P% C4 L ]4 c8 _2 i# _! c Layout上常見的作法就是每隔一段距離就要打 contact上去
. s* x9 P t" M8 {4 }& ` 主旨就是在降低 Rwell電阻.
7 G; `2 ~8 I$ G% k' r 不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
/ L( f" c# @) U2 _' O& V( e% X5 L' f: g: c' V, _
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.9 R; Z2 u4 \( m" D9 a ]6 y: j
3 b6 |6 [; w6 P1 }# u[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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