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我對這問題的理解如下:2 _( Y& I! C! R! S, P5 B/ R2 o; I8 g
1 e8 \9 u) O3 w1.
/ m) N. q b+ R1 z+ YCMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....7 V9 e- T- {/ X% }
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
/ x' v t1 h- @3 T4 V. X如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
- ^& A% k0 \$ P+ T \輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
e" B+ U4 y. L* H# r$ ^ d5 \9 Z2 }) B2 ]/ A
2. 我原本預期電流只會在基底的表面流動.
5 z5 I; R; H$ x 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
2 I* O5 W& n$ L+ c (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
/ G }5 i, S) C m 其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
. q8 H" K# U' u 教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
& d3 V9 e/ @. e% S( Q Layout上常見的作法就是每隔一段距離就要打 contact上去
" s# u# m& c" @2 F% M! G4 t6 D 主旨就是在降低 Rwell電阻.0 @/ p, S7 |7 r- u2 Z& r
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
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% T! a4 s& e5 d; A: ~" m如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
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[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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