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我對這問題的理解如下:
, T' }$ i U6 ~$ i+ e; w. G2 I$ M2 ^5 z3 g
1.2 i% ]+ Z# N5 `8 j
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....! v7 i7 v( Q5 _5 g) i1 v
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
; { [# t4 G* \. v6 I* k+ i8 w% a如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
, I, C) n( P' o& y" G* k$ a# C! k( v輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...5 f9 I1 Q: W6 L" V5 g
5 |; g; H- z2 l" Q! ]. ^
2. 我原本預期電流只會在基底的表面流動.
+ D$ a# A2 Q; Q d o2 _* o9 Z( u0 W 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑), U7 Y& J, C: V" I P' A r
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)7 V1 U! m' M8 C
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...+ G! [/ W5 o/ c" U+ @1 w+ N
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, " Q4 `+ k7 q" I7 ^* F
Layout上常見的作法就是每隔一段距離就要打 contact上去
( t* P% z' s6 ^; U4 o2 {! x 主旨就是在降低 Rwell電阻.( l; S' N0 v: Q
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.3 M- H9 B: V. y4 F
; W1 k2 @5 i5 i7 \7 n如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.8 x: v( t; ~- j# V6 O+ X
w3 k3 v# A+ P" I' F' h[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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