請問latchup的正確講法

tommy01

latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
% H8 X  K( Q* L; T請知道的大大回答我 謝謝

y2kperfect

hi~
電流太大,形同短路
所以直接說VDD與GND SHORT

yhchang

我對這問題的理解如下:
" ]  v, W3 f7 Q
$ {# M+ F, Y- [, K% N* F/ h" \0 t1.
* N- e$ Q2 f) x9 n* n, b; A' x  ^CMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....
: V& N  ]0 G0 j! Q) ]8 s7 j比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關
+ o7 Y; J5 @  C8 P如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果)
輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...
& c3 F7 e. P7 M& N1 [. h
2.  我原本預期電流只會在基底的表面流動.
  P4 A. c- i" @2 ~0 A( B7 S     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
& U+ |8 @; V$ d- W8 e# i7 P     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
3 P" R, G/ o8 c0 N* {7 N     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白...
     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
     Layout上常見的作法就是每隔一段距離就要打 contact上去
# q; j+ p5 C: s# `& K      主旨就是在降低 Rwell電阻.
     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
0 P+ z6 g2 i: E0 S  ]- {" z
5 h* P2 K! u$ }2 E' @! u5 Y5 X( K% c" `如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
6 Z8 _9 M1 P7 w, F" }
* k) I, j% B. t# m6 q4 t[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]

ryan1

請問一下什麼是SCR呢?
0 W' J1 c5 P( H**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.

y2kperfect

SCR:矽控整流子
+ P& h5 G# m# p其實就像BJT,只是它用來做開關而已
但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止
$ p6 D( L! H+ Z( i$ P  t0 }7 C典型的SCR開啟時間是1us左右,關閉時間約5~30us

minxia.lee

这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~

ryan1

Thanks for your answer.
Thanks for your answer.
Thanks for your answer.

yhchang

我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話
: q$ W; Y3 n( q2 D, }, M6 V那麼substrate底下所構成的等效電路 就不是  SCR電路
3 Z# z) Y# Z3 X! {+ ~6 c而是單獨的 PMOS  或 單獨的NMOS

betterliu

接樓上：
其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間 更容易 發生。
6 ~% j- G) F$ `還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？

arthur03226

原帖由 tommy01 於 2008-3-19 11:59 PM 發表
: e1 M$ p; S; U% dlatchup是因為靠近Rnwell電阻大,所以VB1

( I4 f, n8 ~& n6 ]4 k9 w4 `; G
% V: W& C4 m) G3 [
, ^9 w4 t! A! I7 Flatch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。
只是他只講出結果而已。

Liwayi

蟹蟹大大分享
1 s9 V! U8 Y6 V- f+ R: u受益良多

a5416148

謝謝講解
早一點看到就不會懊惱就麼久了

woga668

謝謝大大無私分享
* [1 }( h7 L0 K6 Y! }受益良多感恩大德

CrisWu0966

謝謝大大無私分享
受益良多感恩大德

huangleelung

CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理

szona44250

感謝大大講解
4 I* T3 M+ H( @( Q非常謝謝

nyy34345

) H/ d6 D5 ?5 k) n, |Thanks for your answer.
Thanks for your answer.
Thanks for your answer.