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我對這問題的理解如下:; t/ f8 S7 R1 S' p. g7 ~/ y
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CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
: V, T8 N2 P, w4 J8 s, F% j& A6 u比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關% P5 {& {8 X$ K% }+ s/ N
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
# S7 e; G; F/ W7 D( I: a輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
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2. 我原本預期電流只會在基底的表面流動.
# r1 b1 q( m/ m" c 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)4 v+ l, \5 `3 x* M1 p) a# _9 Z
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
9 Q; F4 @$ C8 a- S# z 其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...4 I7 w; w ]# b/ W9 ?. p
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
4 I1 E# U% ~: S3 R- b Layout上常見的作法就是每隔一段距離就要打 contact上去2 R8 `% J, O( d7 I5 q' c5 n/ z
主旨就是在降低 Rwell電阻.( a$ v1 S* C. s% C& e' E: Q* n+ o
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.; E5 H4 |' S+ B' {9 I
b' [4 d4 J+ i+ t6 q' R0 u% s. {如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
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[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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