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[問題求助] chip power ring 电阻一般不超过多少?

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1#
發表於 2008-3-13 18:09:48 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
对于较大面积的die,从ESD考虑,power ring 电阻一般不超过多少?
* i7 P7 |7 {8 q请高手指导,谢谢
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15#
發表於 2021-8-26 13:34:21 | 只看該作者
受益'良多
& {" ^, L1 G) b9 L2 t  k4 K2 C) f3 n0 \# ?0 z& B
謝謝大大的分享!!!!
14#
發表於 2012-10-20 15:04:41 | 只看該作者
受益匪浅啊··~~~~~~~~~~~~~·
13#
發表於 2012-7-12 13:15:13 | 只看該作者
good!; L3 d5 n+ V, d7 c
讲的很好,现在在被一个ESD问题困扰
12#
發表於 2010-9-11 16:43:44 | 只看該作者
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,& ...# P) w- t4 Q; t; m: Q' Q
scy8080 發表於 2008-10-31 12:07 AM
& A. P, k  z# I" E: q. [0 V% n

& O( F+ K) m# Z拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离,不会拉大source端CON到GATE的距离(同时一般会将salicide也去掉),
) g5 X, k: \3 }( N! s其作用是增大drain端的电阻,相当于在drain端串联了一个电阻,起到在esd 冲击时保护自己不被打坏;能保证ggnmos下寄生的诸多npn管
' B' n& Y6 y5 Z' L# t0 e% |( C1 e(gdpmos下寄生pnp管)能够均匀的被打开,进入snapback状态,泄放esd电流;如果drain端这个等效的串联电阻不够大,寄生的诸多
6 X( [; U6 Y; h! b) dnpn管(gdpmos下寄生pnp管)可能不能够均匀的被打开进入snapback状态,只是有的开有的没有打开,而esd的电流或者说能量是一定的,6 \' j" I1 e( U# V% |
必须泄放,电流在局部逐渐增大,出现二次击穿(热击穿),把device烧掉,我们通常看到的emmi图片上出现在source与drain 端的那道小
4 E; \) Q$ ]7 n& x4 T$ i$ i% S( z暗条或者drain端的小洞洞或者gate下的小洞洞,都是被烧毁掉的痕迹!

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參與人數 1感謝 +2 Chipcoin +2 收起 理由
semico_ljj + 2 + 2 不错。。。

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11#
發表於 2010-9-11 16:24:01 | 只看該作者
最好不要超過 1 ohm,谢谢
7 ~2 ?& z& y$ ]0 J9 [9 y1 h超过1ohm, I/O元件大些,这个尺寸大小怎么&#2646 ...
% X# R) a8 r! d6 Yscy8080 發表於 2008-10-31 12:01 AM

$ \: n) J7 e, ]2 x" ]% Q% \
$ m/ m. ~3 M9 w* S+ ^0 q  n* g: j8 M' o
I/O元件大些有一定的帮助,但瓶颈不是在I/O元件本身的大小上,所以I/O元件大些起到的作用不是很大,比如diode,Ncs的面积大,实际上对diode,Ncs的交流导通电阻减小并不是
: X5 P/ h- z$ P# C$ n0 z# _很明显,由于bus太长了,上面的IR drop太大,比如ead zap 2000v,有大概1.3 amps的电流,如果bus电流从1欧姆变到2欧姆,那压降就增加1.3v,而单从增大io的面积" U6 K2 E/ x- D1 W) E
来平衡bus电阻的增大是很难的(再说成本上也不允许我们降io的面积做的很大),势必会对core device形成危险!
10#
發表於 2010-9-11 16:13:21 | 只看該作者
回復 1# scy8080 " m5 u# H; q# X/ ~
: N7 s* L9 B1 b, H

! t2 U0 F: j; o' g4 `   % N6 h( C2 C7 z0 M3 a. T
 以TSMC作为参考,90纳米以下要满足bus电阻小于1欧姆,90纳米以上要满足bus电阻小于3欧姆;如果不满足该设计规则,esd zap的时候
" s( N. R8 Q% j' n1 F+ D# s0 ^很可能打坏core里的device。
9 O5 b" v9 \# d- v% s5 ]: A 
9#
發表於 2010-6-14 11:36:24 | 只看該作者
看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩
8#
發表於 2010-6-8 10:48:22 | 只看該作者
补充:1 Ohm可能难一点,3 Ohm比较实际,特别是较大的Chip!
7#
發表於 2010-5-14 15:37:38 | 只看該作者
若擔心 POWER ring resister,有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP
6#
發表於 2008-11-1 15:26:02 | 只看該作者

回復 5# 的帖子

是为了增大Drain 到Gate的space,也就是增大Drain到Gate的Resistor,防止突然的大电流烧毁Gate!
5#
 樓主| 發表於 2008-10-31 00:07:09 | 只看該作者
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,这个作用是什么哪
4#
 樓主| 發表於 2008-10-31 00:01:42 | 只看該作者
最好不要超過 1 ohm,谢谢  I) m; _) o# j  k9 c6 H! o" Y
超过1ohm, I/O元件大些,这个尺寸大小怎么来把握哪
5 r( M+ Q+ W- O$ p3 {+ {9 y. G0 x
) I" z9 F& C$ r8 [+ d* O[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]
3#
發表於 2008-9-8 23:18:47 | 只看該作者
最好不要超過 1 ohm3 h: t9 \2 ]: S9 E" D0 k
如果會超過
8 P0 G' g: {- r- A& W6 x, M那麼 I/O 這邊的元件要畫大些
2#
發表於 2008-3-17 23:36:52 | 只看該作者
我也想知道這方面知識啊!!!!
; W, k/ ?/ n# w& F# i7 A/ Q0 `有沒有人可以幫忙回答的呢????
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