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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › ESD/EMI/EMC討論區 › chip power ring 电阻一般不超过多少？ ...
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[問題求助] chip power ring 电阻一般不超过多少？

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scy8080
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1#
發表於 2008-3-13 18:09:48 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
对于较大面积的die,从ESD考虑，power ring 电阻一般不超过多少？
& D& A9 o5 {4 m& z! A% G: m3 _请高手指导，谢谢
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qpau
2#
發表於 2008-3-17 23:36:52 | 只看該作者
我也想知道這方面知識啊!!!!/ p( c3 u, n+ K
有沒有人可以幫忙回答的呢????
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cthsu1
3#
發表於 2008-9-8 23:18:47 | 只看該作者
最好不要超過 1 ohm
9 O6 ^  F, k: {1 v$ A9 f1 ^7 h1 j# v$ P如果會超過
* X5 x, d" a5 D8 I/ r那麼 I/O 這邊的元件要畫大些
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scy8080
4#
 樓主| 發表於 2008-10-31 00:01:42 | 只看該作者
最好不要超過 1 ohm，谢谢) j7 Q! R1 d$ i, r) P
超过1ohm, I/O元件大些，这个尺寸大小怎么来把握哪
3 |# e  [- r3 L6 s3 X
! ^' |7 i" ]! P4 i; O[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]
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scy8080
5#
 樓主| 發表於 2008-10-31 00:07:09 | 只看該作者
还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，这个作用是什么哪
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6#
發表於 2008-11-1 15:26:02 | 只看該作者

回復 5# 的帖子

是为了增大Drain 到Gate的space，也就是增大Drain到Gate的Resistor，防止突然的大电流烧毁Gate！
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samgu
7#
發表於 2010-5-14 15:37:38 | 只看該作者
若擔心 POWER ring resister，有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP
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8#
發表於 2010-6-8 10:48:22 | 只看該作者
补充：1 Ohm可能难一点，3 Ohm比较实际，特别是较大的Chip！
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9#
發表於 2010-6-14 11:36:24 | 只看該作者
看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩
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10#
發表於 2010-9-11 16:13:21 | 只看該作者
回復 1# scy8080
7 {3 o  w# I7 b1 @: c. M; p* |5 u( P9 ^; ~& M$ c. I1 R: }
1 H* O4 \% n9 B  S/ h& M
   " q# R/ j4 x* B2 N+ Q% O6 L& h) |
　以ＴＳＭＣ作为参考，90纳米以下要满足bus电阻小于１欧姆，90纳米以上要满足bus电阻小于３欧姆；如果不满足该设计规则，esd zap的时候9 E/ D2 }& u  v' }
很可能打坏core里的device。
# m$ t! I$ @" ]) P3 ]  N　
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11#
發表於 2010-9-11 16:24:01 | 只看該作者
最好不要超過 1 ohm，谢谢$ X  f0 u$ Y7 H, \" l
超过1ohm, I/O元件大些，这个尺寸大小怎么&#2646 ...8 N# ~! I9 z( h/ [% i
scy8080 發表於 2008-10-31 12:01 AM
1 G4 I9 l5 C& I6 p

7 E' Y# e$ m0 o/ k' L
( v  I1 K" l' e( NI/O元件大些有一定的帮助，但瓶颈不是在I/O元件本身的大小上，所以I/O元件大些起到的作用不是很大，比如diode,Ncs的面积大，实际上对diode,Ncs的交流导通电阻减小并不是$ o9 l$ J+ a/ i2 N
很明显，由于ｂｕｓ太长了，上面的IR drop太大，比如ead zap 2000v，有大概1.3 amps的电流，如果ｂｕｓ电流从１欧姆变到２欧姆，那压降就增加1.3v，而单从增大io的面积. t! Y$ ~' s4 W0 b/ Q1 T* a9 c
来平衡ｂｕｓ电阻的增大是很难的（再说成本上也不允许我们降ｉｏ的面积做的很大），势必会对core device形成危险！
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12#
發表於 2010-9-11 16:43:44 | 只看該作者
还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，& ...% s% v3 [: L( _- q6 G8 I
scy8080 發表於 2008-10-31 12:07 AM
+ s" {) F- Z1 o+ g' r+ h8 R4 f7 q

2 T7 j7 x) s7 k; Q- @( h, v拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离，不会拉大source端CON到GATE的距离（同时一般会将salicide也去掉），
2 M9 E& S5 B- b! }; |其作用是增大drain端的电阻，相当于在drain端串联了一个电阻，起到在esd 冲击时保护自己不被打坏；能保证ggnmos下寄生的诸多npn管
0 S' k4 c& b6 t+ u, K! C& q（gdpmos下寄生pnp管）能够均匀的被打开，进入snapback状态，泄放esd电流；如果drain端这个等效的串联电阻不够大，寄生的诸多/ h  T) J6 Q4 \. ?
npn管（gdpmos下寄生pnp管）可能不能够均匀的被打开进入snapback状态，只是有的开有的没有打开，而esd的电流或者说能量是一定的，
! i1 A" r0 j7 L8 Y必须泄放，电流在局部逐渐增大，出现二次击穿（热击穿），把device烧掉，我们通常看到的emmi图片上出现在source与drain 端的那道小+ H/ K- E. `/ Z* N- s
暗条或者drain端的小洞洞或者gate下的小洞洞，都是被烧毁掉的痕迹！

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參與人數 1感謝 +2 Chipcoin +2 收起 理由
semico_ljj + 2 + 2 不错。。。

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13#
發表於 2012-7-12 13:15:13 | 只看該作者
good!7 g( Y! c  I+ U6 Q3 g6 t( E, u
讲的很好，现在在被一个ESD问题困扰
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14#
發表於 2012-10-20 15:04:41 | 只看該作者
受益匪浅啊··~~~~~~~~~~~~~·
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15#
發表於 2021-8-26 13:34:21 | 只看該作者
受益'良多
' n4 d" @# F+ a2 s+ @2 G
% L/ a+ B3 O0 T謝謝大大的分享!!!!
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