Modelsim的錯誤訊息

w10789173

我寫了一個testbench,但是透過modelsim來驗證結果,卻得到以下的錯誤訊息,請有經驗的人指點我一下,謝謝!
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_arith(body)
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_unsigned(body)
6 w/ A4 \* C, V6 T3 P: z# Loading work.tb_memory_64(behavioral)
# Loading work.memory_64(behavioral)
# ** Error: (vsim-3817) Formal port "clk_l" declared in the entity is not in the component.
8 Q6 u* w, A8 W+ h#    Time: 0 ns  Iteration: 0  Region: /tb_memory_64/uut  File: C:/Documents and Settings/Simulation/®à­±/RAM64/memory_64.vhd
# i! I% T) I) v* _# ** Error: (vsim-3732) C:/Documents and Settings/Simulation/®à­±/RAM64/tb_memory_64.vhd(37): No default binding for component at 'uut'.
#  (Port 'clr_l' is not on the entity.)
* b% q- l! p) X: B2 A5 v0 H#         Region: /tb_memory_64/uut
$ M/ o9 v6 R6 l# H# Loading work.mem_coldec(arch)
8 J$ @5 }7 }' E1 O  J% Z( v# Loading work.mem_rowdec(arch)
& o2 w# |+ z. }5 p0 u7 S& v7 P# Loading work.mem_matrix(behavioral)
  l9 l) [  ?  P- Z6 h# Error loading design
: b, L( x5 p- B9 r# _1 I* P-----------------------不是很懂為何有這錯誤訊息!?

tommywgt

去找一下這個程式tb_memory_64.vhd
+ P5 d9 \" U! s; r* H並且serach一下這個信號:clk_l

! r& A  q- y! V! A. Y  H' |看來問題只有一個而已
* N, P9 }  F. i

另外建議你換個工作目錄, 最好是類似這種的 C:\WORKSIM\...
重點是簡單點的, 目前我在ModelSim沒遇過目錄的問題, 但是有天你也許會遇到有些tool會挑工作目錄名稱的
: ]6 ?. R. ~$ m6 Q( Z, L  d3 A5 p# u總之, 這也是好習慣之一

jeryuan

可能是IO宣告不一樣或有少的關係
工作目錄的確放在同一個資料夾下會比較好
% }) Z1 @0 \" T& ]' h像QII常會工作目錄的關係讓你沒辦法COMPILER~