Modelsim的錯誤訊息

w10789173

我寫了一個testbench,但是透過modelsim來驗證結果,卻得到以下的錯誤訊息,請有經驗的人指點我一下,謝謝!
2 ~& t& C/ S. P# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_arith(body)
! K8 m9 ?2 \* ?! W& |# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_unsigned(body)
# Loading work.tb_memory_64(behavioral)
! D  X( e5 |/ [6 j. X" K3 ~7 T# Loading work.memory_64(behavioral)
# ** Error: (vsim-3817) Formal port "clk_l" declared in the entity is not in the component.
! B. ?, T. `+ t7 ?. Q/ L+ N#    Time: 0 ns  Iteration: 0  Region: /tb_memory_64/uut  File: C:/Documents and Settings/Simulation/®à­±/RAM64/memory_64.vhd
6 A2 D6 _; Q6 F1 N7 I' x# ** Error: (vsim-3732) C:/Documents and Settings/Simulation/®à­±/RAM64/tb_memory_64.vhd(37): No default binding for component at 'uut'.
2 N, r* }3 j. T3 Q5 q! f( u#  (Port 'clr_l' is not on the entity.)
/ N1 P# f7 c6 X! F#         Region: /tb_memory_64/uut
, p3 @2 g, K) @% s# Loading work.mem_coldec(arch)
# Loading work.mem_rowdec(arch)
4 R6 a7 z7 H4 k# Loading work.mem_matrix(behavioral)
" c1 _; T/ X  w: F5 U. }# Error loading design
. f4 n4 C) L3 r) y( Q0 T-----------------------不是很懂為何有這錯誤訊息!?

jeryuan

可能是IO宣告不一樣或有少的關係
工作目錄的確放在同一個資料夾下會比較好
像QII常會工作目錄的關係讓你沒辦法COMPILER~

tommywgt

去找一下這個程式tb_memory_64.vhd
$ r! `8 F. z7 D8 V( N: {並且serach一下這個信號:clk_l

& a( {& E# x* R0 M5 l. q$ J: {/ Z# z看來問題只有一個而已

) [+ H0 J2 i% n
另外建議你換個工作目錄, 最好是類似這種的 C:\WORKSIM\...
重點是簡單點的, 目前我在ModelSim沒遇過目錄的問題, 但是有天你也許會遇到有些tool會挑工作目錄名稱的
總之, 這也是好習慣之一