modelsim模擬時沒有問題，quartus編譯時被列為error！

difgor0426

// Read Memory
    task read_mem;
        input [full_mem_bits - 1 : 0] addr;
3 S8 a' \) c8 r( E( W0 P        output      [DQ_BITS - 1 : 0] data;
        reg       [part_mem_bits : 0] i;
        begin
`ifdef FULL_MEM
            data = mem_array[addr];
0 ?! G  b7 A% c% T7 L" h0 |4 _  u`else
            begin : loop
                for (i = 0; i < mem_used; i = i + 1) begin
                    if (addr_array === addr) begin
                        disable loop;
2 O+ ~& k: O; @( W. q) X" H                    end
9 N, i0 S0 D! \! O( A# w1 T                end
5 G+ ~; E3 X9 b0 o            end
            if (i <= mem_used) begin
                data = mem_array;
            end
6 B5 q0 N. L6 _7 r" E`endif
5 [! R0 c' w8 z8 c; a, }# {, ?8 l        end
    endtask

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! W( m9 Y6 ~- [' }, W上面這一段紅色在modelsim模擬時沒有問題！
但是在quartus編譯時被列為error！
) s4 P, T1 r5 g4 Y" J想請問一下差別在哪裡！

ikki

看看quartus 列出的error message吧,
就差在可不可合成.

michael6172

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef  和 task是否可合成,如果不可合成就要改寫法

jeryuan

Just syntax for timing synthesis in QII