modelsim模擬時沒有問題，quartus編譯時被列為error！

difgor0426

// Read Memory
: ]' [  [* W, I- b9 w    task read_mem;
        input [full_mem_bits - 1 : 0] addr;
" I) D! o) \/ J8 e+ F8 X3 |8 g        output      [DQ_BITS - 1 : 0] data;
        reg       [part_mem_bits : 0] i;
8 b. R$ j+ U' s3 w9 n  u        begin
`ifdef FULL_MEM
1 W# ~  k) j( V8 W6 `7 c7 r            data = mem_array[addr];
6 N% K* B6 ?' F6 o) L`else
( Y) n; C3 m& B& M: [8 a! c0 q" w" r            begin : loop
                for (i = 0; i < mem_used; i = i + 1) begin
+ b( X/ }1 Q+ z" y                    if (addr_array === addr) begin
                        disable loop;
                    end
% O9 v" q3 \" `8 ]                end
, q9 x& _1 L6 R' O+ t% z/ D. }            end
            if (i <= mem_used) begin
# a# x* w3 w' ^' M                data = mem_array;
            end
`endif
% h" I5 p2 y2 H9 A        end
    endtask
$ N+ a5 m/ Q& _
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上面這一段紅色在modelsim模擬時沒有問題！
: H' @/ v8 @7 ?2 E9 k+ J0 N但是在quartus編譯時被列為error！
想請問一下差別在哪裡！

ikki

看看quartus 列出的error message吧,
5 t7 H/ y- w2 ^! i+ A就差在可不可合成.

michael6172

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef  和 task是否可合成,如果不可合成就要改寫法

jeryuan

Just syntax for timing synthesis in QII