Altera Cyclone II (EP2C35F672C6)燒錄

difgor0426

剛拿到這塊kit，寫了一個測試sw跟led
7 _, ?" c6 |  _1 T; d2 A- G//==================================================//
`timescale 1 ns/1 ns

  module  test_001(
                   D,
                   Q,
) S! q. \1 t* y+ @( r7 K- Q                   clk,
                   reset,
                   QB
% P1 r- g6 O) O/ Q! B% P/ }                   );
. ]" o8 D+ }/ {5 n# w! C7 finput   reset, clk;
input   [3:0] D;
output  [7:0] Q;
& v! D5 L& g% E: l/ Joutput  [7:0] QB;
! I# L4 s% Q  cwire    [7:0] Q;
$ C  z; j" h# Q  K  H) }+ lwire    [7:0] QB;
3 F( l* `7 i5 j4 {& Oreg     [7:0] X;
5 t& u# G8 T1 y" r4 yreg     [7:0] a;




( e$ c- |! z# ?' zalways@(D)
5 C; i  M9 r  \" E/ w  begin
! ^* a- {3 Y7 r1 }0 `* `         case(D)
2 Z1 G5 \/ {3 @# d) N8 t0 g% `. l             4'b0000   :  X = 8'b0000_0000;
7 c" [, v$ V1 r/ F- n             4'b0001   :  X = 8'b0000_0011;
             4'b0010   :  X = 8'b0000_1100;
6 I, k% w* q$ `5 A7 J, X             4'b0100   :  X = 8'b0011_0000;
6 B7 ~4 ]  A) [9 D9 z9 {0 n             4'b1000   :  X = 8'b1100_0000;
             default   :  X = 8'b1100_0011;
         endcase   
  end            
  
assign  Q =   a;
" l' X- L- Z  v4 K. R2 Qassign  QB = ~a;
            
5 u* Z) f/ @" {- Oalways@(posedge clk or negedge reset)
" \  U  {: l$ j% B3 f+ w! m# x) x. ?  begin
" F' z) W# n4 l$ Z! u- s     if(!reset)
          a = #1 1'b0;
0 ~1 {8 _6 u# J7 o9 B6 j( T, y     else
          a = #1 X;
# r5 `! k, J5 i. D3 s  end                                 
   
  endmodule
# d' a' F! d' d4 R) }5 M) p//===========================================================//
然後以下是Quartus產生的qsf檔。
3 d/ L+ F  p  p$ K  `//===========================================================//
5 c# o- s6 b0 k: _7 F+ P# Copyright (C) 1991-2006 Altera Corporation
) l' f5 Q  c8 ^) J# Your use of Altera Corporation's design tools, logic functions
# i5 e: n3 L+ |, x0 M$ `# and other software and tools, and its AMPP partner logic
0 @# R7 o2 N2 w& |/ s9 l% f& }4 \# functions, and any output files any of the foregoing
# (including device programming or simulation files), and any
6 c( g+ f! p% y! q- q! V0 f0 }6 @# associated documentation or information are expressly subject
! T' A' V9 J% \- A; L3 ]# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
( V1 Y1 q2 g; M! A! O$ n% ~, f# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
+ H# s# Z3 S2 L: F5 e# programming logic devices manufactured by Altera and sold by
, t# C, D; ]! g# Altera or its authorized distributors.  Please refer to the
# applicable agreement for further details.
5 w1 ~" M% h9 L1 D; y

# The default values for assignments are stored in the file
' ~# {9 J; e& `8 R- ^#                test_001_assignment_defaults.qdf
* G" i' G, f) U: E# V6 i# If this file doesn't exist, and for assignments not listed, see file
#                assignment_defaults.qdf

) A. S# D1 |$ L" F* I9 C; P# `# Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
# and any changes you make may be lost or overwritten.
& b: w: J/ K: V5 b1 z

set_global_assignment -name FAMILY "Cyclone II"
$ Q& X7 G. x8 e- U; dset_global_assignment -name DEVICE EP2C35F672C6
set_global_assignment -name TOP_LEVEL_ENTITY test_001
- \2 o4 \2 m  Y" G1 g1 R, Y% K, i9 ]" Wset_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.0
set_global_assignment -name PROJECT_CREATION_TIME_DATE "09:57:03  MARCH 06, 2008"
- [- P. d. ?/ Q, p) Tset_global_assignment -name LAST_QUARTUS_VERSION 6.0
set_global_assignment -name USER_LIBRARIES "D:\\Altera II\\970305\\test\\1/"
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 672
5 w2 d. g' X- H) zset_global_assignment -name VERILOG_FILE old_test_001.v
5 c* T/ ~. n+ V/ f- f! r- Hset_location_assignment PIN_Y11 -to D[0]
set_location_assignment PIN_AA10 -to D[1]
set_location_assignment PIN_AB10 -to D[2]
set_location_assignment PIN_AE6 -to D[3]
- l) `" d7 ]+ ^/ Z& uset_location_assignment PIN_AC10 -to Q[0]
set_location_assignment PIN_W11 -to Q[1]
5 z+ i" t- _  y* O4 V3 v8 Eset_location_assignment PIN_W12 -to Q[2]
set_location_assignment PIN_AE8 -to Q[3]
) T4 {+ a8 O$ k) q' i9 lset_location_assignment PIN_AF8 -to Q[4]
set_location_assignment PIN_AE7 -to Q[5]
$ W  p- G8 v2 t: F8 D5 Lset_location_assignment PIN_AF7 -to Q[6]
set_location_assignment PIN_AA11 -to Q[7]
set_global_assignment -name SIGNALTAP_FILE stp1.stp
/ B0 V7 t+ f5 C  a% qset_global_assignment -name ENABLE_SIGNALTAP ON
set_global_assignment -name USE_SIGNALTAP_FILE stp1.stp
0 M% Z" x0 a- V5 |/ Aset_location_assignment PIN_M21 -to reset
set_location_assignment PIN_P25 -to clk
set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
set_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis
set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis
set_global_assignment -name EDA_INPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_design_synthesis
//=================================================================================================//
& l3 V4 D; r7 I我的問題是，不知道為何怎麼樣都燒不進kit裡，
已經排除並非JTAG跟KIT的問題！
請各位先進一起來分析一下！

ikki

把programmer的錯誤訊息post出來看看, 光看qsf, 無法知道program的問題....

difgor0426

只有WARNING
沒有ERROR
! U+ ~2 O! t! G% o/ ]) Y這就是我感到奇怪的地方

ikki

所以是有成功??
不然把program的畫面抓下來看看..

difgor0426

/ \  O" v$ j! c) ]# ~5 M
這是program的畫面



這是assignment pin的畫面


# l/ L. i7 W8 j+ C2 ~
2 |2 k. @* B+ ^- n( \8 v這是燒錄下載到kit的畫面

; s; s4 G& O, C####################################################
到這都很順利，
' \8 q$ z: V- f5 |但是~kit就是不動作！！

ikki

檢查看看clock pin 是不是assign錯?
導致電路不動...

difgor0426

確定沒有！我對著這塊kit的手冊在assign的

michael6172

你那是要做 signaltap 的lab  吧
5 W: U2 g' o$ v( C
1 P3 d0 l4 y* j# N! n看看文件中的設定有沒有遺漏的部份

difgor0426

在我關閉project的時候，會出現以下3個畫面，是否我的signal沒設定好才會使KIT無法動作！


# m) j+ f# |3 U" V  m


8 k$ j0 {$ K3 I6 Z9 W# e8 i1 L
4 ~, E% h0 j+ c' }3 a$ p

sieg70

雖然我夠菜了, 但似乎幫的上一點, 所以我就講一點, 還不懂的feature不要亂開啟
上面signaltap2跟in-system memory content editor不要亂開,
2 L3 Y2 W9 z  r6 Z特別是signaltap2開了又沒作正確設定, 就會出現最後面關project時的三個畫面
發展板的manual要K完, 有沒特別的jumper要設mode?
另外, 下載後, 發展板上config_DONE的燈有沒有亮? 有亮的話就是有正確下載,
2 d1 _6 G) W( r0 X0 M1 @. G那就是你的設計的問題,
這電路你期待會在板子上看到什麼動作? 是否你忘了要用手去扳動對應的D的switch提供輸入? 合成過的電路有沒利用RTL view看看電路是否是你要的?

difgor0426

- o" @4 D! a, ^# T感謝各位的意見~
7 i" C& ~* Z  F同樣的描述~
我放到altera另外一塊kit→EP2C20F484C8(茂倫)
: F+ Q* X1 c! e2 V# ?) s+ ]所得出的結果就是我要的~
差別只在PIN的ASSIGN
這樣子可能會認為KIT有問題~
) V: k: s: i* I所以~
. w/ z5 h& k  c8 z我又重新寫了一個
放到altera EP2C35F672C6這塊KIT~
8 U4 E" e7 J0 ]- a
0 ~( l2 s& x9 O. l  k8 P居然可以動作了~
以下就是這段硬體的VERILOG HDL
2 P& R, |4 L2 T; t4 L`timescale 1 ns/1 ns
. p' y# R# V0 G" s8 emodule chip_top (
                  clk,
7 @# d+ v3 D+ J& t( S                  rst_b,
8 c5 G$ e0 w* U" ^/ ^7 N5 z/ q                  cnt,
                  seg,  
" |+ V# O$ v# u: a                  a,
                  sel,
3 S* R' P+ O* M, y! q                  seg_u9,   
                  rst,
                  clock,
                 );
  
% ~* e& W+ |. C3 q  _* e   
5 f4 h1 B4 A+ Y* ^) G  g  input  clk;
  input  rst_b;
  input  a, sel, rst, clock;
- ~1 j/ R/ H7 f8 w9 D) D, }) `  output [7:0] cnt;
* A! f  i% Z+ N1 G! B9 C, K  output [7:0] seg;
( [. @( ~2 y2 g* J' g# W  output [7:0] seg_u9;
  reg    [7:0] cnt;
4 C6 d! v. k! X# C  reg    [7:0] seg;
  reg    [7:0] seg_u9;
0 O6 K, m" |& ]1 e( h7 \  reg    [40:0] clk_cnt;
& ~* l' h! A4 S( D% e" }  reg    [40:0] clk_seg;
# r( X2 B: E. l6 M  reg    [40:0] clk_seg_u9;
    wire   clk_cnt_end = clk_cnt[20];
3 b$ n' o4 Z" U5 |0 u& ~) a* Q   wire   clk_seg_end = clk_seg[20];
  wire   clk_seg_u9_end = clk_seg_u9[20];
6 [7 j- O& C' e7 g9 i- L& k; A  w- C  
  
//---------------------------------------------------------------
  always @(posedge clk or negedge rst_b)
& a- z0 x7 e6 F5 G7 o$ }    if (!rst_b)
              clk_cnt <= 0;
    else  
: X3 [8 k9 G4 V' }# ^" Y             clk_cnt <= clk_cnt + 1;
" _1 l: _" C$ a8 l" b4 h$ u# |) o
  always @(posedge clk_cnt_end or negedge rst_b)
6 a: x+ D& F, H4 y" M4 t    if (!rst_b)
              cnt <= 0;
) j$ V' x& y2 f  U    else
              cnt <= cnt + 1;
3 J3 h' p  g! H+ F: Y6 a0 [0 u
//---------------------------------------------------------------


// always @(posedge clk or negedge rst_b)
$ {7 X# v) d7 {: a! K2 ^# e  x//   if (!rst_b)
//               clk_seg <= 0;
( |/ ]# A6 w6 D//   else
//               clk_seg <= clk_seg + 1;

// always @(posedge clk_seg_end or negedge rst_b)
$ o) ^8 V$ q- o6 `. o1 f//   if (!rst_b)
- H7 \- l2 q, N0 [; b5 d//              seg <= 0;
* M0 u+ g: H% g! |//   else
//              seg <= seg + 1;
6 N, j, h/ I# {5 ?4 S' ]//---------------------------------------------------------------     
  I) z$ {: ^8 G+ b( q( J" Y  c//===============================================================           
//  always @(posedge clk or negedge rst_b)
//    if (!rst_b)
" \: L+ }+ Z- }) @4 w//                clk_seg_u9 <= 0;
- n* s3 O% f  k  M/ q( P- i//    else
7 M3 y) G4 x/ d3 ]/ {1 `# y- ]2 T5 i//                clk_seg_u9 <= clk_seg_u9 + 1;

//  always @(posedge clk_seg_u9_end or negedge rst_b)
//    if (!rst_b)
* s. |9 g0 P9 k9 j5 u8 H7 j//                seg_u9 <= 0;
: q9 X: r  M! _1 K//    else
3 A0 }3 |2 g* H6 b2 Z1 n//                seg_u9 <= seg_u9 + 1;            
//===============================================================     
; T* I! {9 G+ ]( q& N% s/ A    always@(sel or a)
   begin
          if  (sel == 1'b1)
               seg_u9 = 8'b0111_1001;              
! O! q5 S3 u4 C8 ~8 L    end     
' Y$ n+ R7 C- A4 a9 z     always@(sel or a)
   begin
! R2 l/ h4 u2 K3 D- D  s          if  (sel == 1'b1)
6 g3 I# v1 ?4 R; B5 k; l) p              seg = 8'b0010_0100;              
    end  
% C  f$ J1 w, G/ w- Y1 u//===============================================================
% S3 J  |) a% s) a* @; ^. o      
: L. @6 p/ \" e! P0 B9 w" Oendmodule

tommywgt

嗯, 一個問題丟出來後會有很多大大都幫忙, 社群真是個好地方