關於如何在FPGA上實現multi-phase clock

小人發

各位大大好,這是我在本論壇的第一問
! e8 a  R& z( ], a- z
0 ]9 B0 X5 S/ u8 s- W問題就是,假設在FPGA上可以實現到256M的頻率
那我如果要使用multi-phase的方法,利用這個256M的頻率
2 e" w4 `8 L: D% p來產生256個1M的多相位頻率,在verilog上要如何表示
) U: W: K: O! A! [有人可以給我ㄧ些意見跟想法嗎?? 感謝

winslow

最簡單的方式，就是看你使用的是哪一型的FPGA，再利用它內建的FUNCTION來做就好了。

kevin

我來設計一下,
reg [255:0] delay_line;
* w2 ?' k% s1 u/ P# N& c: walways @(posedge reset or posedge CLK256M)
begin
9 c6 Z- @# P& _  f: V    if (reset) // clear condition
        delay_line = 256'b0000................000001; //最後的bit=1
3 _; L6 F- U" r* A0 b8 P4 o    else begin
$ Z+ D  L* ~- ~# G        // left rotate one bit
        delay_line = {delay_line[254: 0],delay_line[255]};
: n/ S) Y6 n1 ~0 Gend
2 A5 V& M+ f6 _2 p* {" T4 _7 I
delay_line[0]...delay_line[255]即為256 multi-phase outputs.
可以的話,回覆一下.THX.

小人發

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9 s; G, X0 s5 O4 \; n/ l
$ c$ C9 t4 V, F5 b6 Z1 G謝謝你的指導,我在把板子摸熟一點再試看看

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% B# u  w8 l4 [5 _  i; e! P
我大概看懂你的code,用ROTATE的功能來造成相位差
這個寫法好像也可以再改看看
$ _7 L" i" v0 |, O& q先謝謝你唷.....有結果在跟各位報告