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布局前的准备:# [8 D% P9 [2 k; f: t: ^
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.8 T. F* k# [0 q# v" O" P
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
. ~4 F, {* t' Q. t3 布局前考虑好出PIN的方向和位置
7 I0 w' k2 ^1 I9 J5 H+ ]4 布局前分析电路，完成同一功能的MOS管画在一起1 V7 A' f/ E: q% c
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。8 t- \) R" W( ]! Z; j D
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
! E& N9 h7 ]- g8 ~/ ~7 在正确的路径下(一般是进到~/opus)打开icfb.% A0 a4 V# b% a9 L( R
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
6 W1 J5 b8 `) Z( C0 }4 u7 K9 将不同电位的N井找出来.
4 C" L6 O0 j6 |# N布局时注意:# ^% z$ V0 x& ~- S9 v, Z8 N
10 更改原理图后一定记得check and save
( g/ g! D+ n9 h) b4 t3 V# j11 完成每个cell后要归原点
7 a8 Q+ ^5 \2 L12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
% v. D- F3 @1 E6 A$ {9 r( h13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来/ J8 e y* D) E
14 尽量用最上层金属接出PIN。! ]! j% M: l! M0 J+ q7 z
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
% O; H g8 l7 j* \0 u16 金属连线不宜过长；4 K6 O- l# R3 {
17 电容一般最后画，在空档处拼凑。
! [7 z- Q/ J. O" f( B18 小尺寸的mos管孔可以少打一点.
3 h8 T. w( B+ R# v1 n19 LABEL标识元件时不要用y0层，mapfile不认。6 _/ {5 Z$ K! i7 z
20 管子的沟道上尽量不要走线;M2的影响比M1小.
" ?, y: [& L% x$ T1 X+ N) P21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
. G, C+ v2 }$ Q8 ~- Z22 多晶硅栅不能两端都打孔连接金属。
( q, B/ C+ D/ O. ]8 o" T0 S$ a23 栅上的孔最好打在栅的中间位置.7 o6 i c9 v9 F; Y5 G- f
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅., {/ x/ ]" X3 v' x6 F
25 一般打孔最少打两个5 A; R+ f2 Z6 M2 ]( D/ M) }( B3 ?2 b
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
/ C4 I9 p0 R+ @# A" B* g- G5 {27 薄氧化层是否有对应的植入层
$ R; M; ?7 p) a- K3 k/ N3 V28 金属连接孔可以嵌在diffusion的孔中间.
5 A6 N1 Z' b, I8 \" W. u29 两段金属连接处重叠的地方注意金属线最小宽度
4 U' V6 f! i) S6 X9 a30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。1 f9 G0 F" B6 H, r l7 `7 q0 E
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。( X8 i2 h; N( v' I
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
* Y% a9 C* E2 m9 G. W; y' `33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
- W, `: Q+ w: L% U- |9 H3 M34 Pad的pass窗口的尺寸画成整数90um.
/ }0 u9 A( |: O; I3 t/ T( y35 连接Esd电路的线不能断，如果改变走向不要换金属层
" y& F2 v4 b* M# R4 e& C D36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.; W/ E" `* T; `# N7 [
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
3 j3 O$ A- @3 x+ U* s38 PAD与芯片内部cell的连线要从ESD电路上接过去。/ p0 E7 Q) G; X1 `+ c8 w3 Y" _
39 Esd电路的SOURCE放两边，DRAIN放中间。
5 f0 x8 J) F: ? T f; q40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.% D( r; V$ w! X" U# y* d
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。- [' x5 B+ X5 \( a
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
, B# j0 z; b" ~, w+ f2 D43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
* i' m0 G3 J1 i& o6 g44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
( S2 ^" A. V* _1 H% b45 摆放ESD时nmos摆在最外缘,pmos在内.
5 E9 W, g" z+ S4 H( T/ N8 Q46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。
& |/ X; \7 N/ Y# q4 j* s+ d47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.2 E: {/ X# \, _6 v" k
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
, E3 X$ n* I( _- T* `# |2 x49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。4 d6 E Z5 `; r/ t0 \
50 Via不要打在电阻体,电容(poly)边缘上面.
6 B$ J: Z. Y8 ?, L* X51 05工艺中resistor层只是做检查用
# G! ?; t' V! ?$ J1 [- z52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
9 W8 a3 \' D5 b3 E# c* W- O53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
# {; y. W, v& o8 b1 }/ f+ a0 Y6 C54 电容的匹配，值，接线，位置的匹配。 D* S& N6 Z1 P# q2 P4 q" g: b! }/ V
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.1 b; S( H! t* ^* I
; ~4 G# `$ Z `$ J3 z
56 关于powermos
* @) J$ l0 J. B: y① powermos一般接pin，要用足够宽的金属线接，
X0 `# S+ h6 V$ S+ A% F1 H* E② 几种缩小面积的画法。
, @/ ~, [6 Y' L+ R6 C) a③ 栅的间距？无要求。栅的长度不能超过100um7 N! P7 B( y5 h w3 b7 k2 v
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
1 T8 r$ Z+ E4 Y1 c- [' f+ R58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
% c3 l/ |, k- G, d C! o59 低层cell的pin,label等要整齐,and不要删掉以备后用.
1 B( ~" c1 L) \) W6 q* Q. M60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
6 B; Q- z( [, _) U& G1 }6 m/ D61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
- K8 s) }( e& z# W5 W62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.: y/ Q6 @7 N5 i& L1 N# N6 r
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.5 H9 j0 \) o3 P/ i. V
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)* m5 W: }; ?5 p) K8 U6 V7 z( W" C
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
* g% u" @+ ?0 W! p5 A# {3 S66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
6 q) d& W1 H7 v! A+ [2 D0 l x67 如果w=20,可画成两个w=10mos管并联
+ z* Z. L1 u7 l% ~: I$ x* A2 }68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
1 T0 c5 K' Q' ^; T" H5 v! G! D出错检查:7 r! Q. V& `. q+ n( F0 K5 k+ ^
69 DEVICE的各端是否都有连线；连线是否正确；
' {# \& U$ O: j, V+ `/ N70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX& r5 s# D9 v, R* I: K
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。* B; c2 d8 R& n/ z% Y# Z# F: ^; q
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
7 `; Y1 l& ?. y& ` \0 X73 无关的MOS管的THIN要断开，不要连在一起
! m! b N% T$ M# h, _74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
( _7 o" B) n; Y75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
( p S2 A7 e% G" F76 大CELL不要做DIVA检查,用DRACULE. : ]% v! c, X% m2 d5 n- H
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
! B# P( E2 [6 R) W% z0 X78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
" ]6 A9 J/ f2 L* `) k79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.2 k% j0 b# Q8 h, ~: k. a
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
, |9 c& S' G6 R" K& G1 f2 D81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.8 \. G( {2 J1 I! ^
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.( S, L5 M3 F* m7 m5 P" y+ I
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.* L: U4 b' }+ X. I1 d. j& X
容易犯的错误
0 m# H! m) Y! F) D, a' ~ v) _84 电阻忘记加dummy
* r& p8 ]5 z* S! Z" m ]8 r# L85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
) S. G3 d: h7 L) m3 L86 使用strech功能时错选.每次操作时注意看图左下角提示.1 u( K" C6 H, w5 `2 d) n
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
6 x0 O$ T4 b. `) w a88 是否按下capslock键后没有还原就操作
% R( T, P# t' \# k节省面积的途径
3 q8 Z, w: K& Z* J' r" P! U89 电源线下面可以画有器件.节省面积., g- w2 J& ?9 @; [
90 电阻上面可以走线，画电阻的区域可以充分利用。
% i- c% ?5 g: ]/ J0 E5 k91 电阻的长度画越长越省面积。
6 c8 l( K5 B' t( w! h92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
& P# c& U. I3 s6 L93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
5 Q. ^: h. `6 L# P& h: x2 g& }* w( v94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN |
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發表於 2008-2-13 12:20:04
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