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布局前的准备:
6 k: @# x% q* h! d! C" p1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
; x$ T4 p. m3 r: Y3 I& O6 `2 Cell名称不能以数字开头.否则无法做DRACULA检查.. \, T* j8 k% |0 F8 I0 J
3 布局前考虑好出PIN的方向和位置' {# z# j4 v& e) h' I ?
4 布局前分析电路，完成同一功能的MOS管画在一起
m: j4 }0 |/ s# v8 x% S5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。+ i2 W3 r* T _3 r% K
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
8 d2 o+ J! y7 K; T, M9 {( }9 x7 在正确的路径下(一般是进到~/opus)打开icfb.
8 G5 Y+ {2 |6 c8 F( n) g8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
0 i0 q I& m- q0 f9 将不同电位的N井找出来.* ]7 A: J# C2 |
布局时注意:
9 f) k! o3 v/ z+ S* s2 r10 更改原理图后一定记得check and save- e( ?& j& `& P9 k
11 完成每个cell后要归原点/ h. W! y8 `; u
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).$ K) c$ k1 o' g1 v
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
3 Q1 t# c; [, s# B0 g14 尽量用最上层金属接出PIN。
, x6 S M1 [0 C' T& O15 接出去的线拉到cell边缘,布局时记得留出走线空间.' @4 ?. N/ C2 L# O& O. k# d) z. p
16 金属连线不宜过长；6 S; W" K# S! X
17 电容一般最后画，在空档处拼凑。2 \! V0 b. C) C% m& _0 y0 {
18 小尺寸的mos管孔可以少打一点.
U6 j) A" x/ R; ~- E$ u19 LABEL标识元件时不要用y0层，mapfile不认。
4 o* W% U, k }2 k9 x20 管子的沟道上尽量不要走线;M2的影响比M1小.3 }1 h; ^5 H& Y$ R
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.2 `8 t7 M# A+ L4 s7 Y. L. F6 C
22 多晶硅栅不能两端都打孔连接金属。) W: b3 T2 _: Z% a
23 栅上的孔最好打在栅的中间位置.- u% O) x1 j$ L" m' u( z# Z) w
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.9 l5 y: P# E3 `& ~+ @
25 一般打孔最少打两个
! E+ E) W9 z, i- c4 X( ?26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
" X6 T7 `: e0 u! g/ h( [, {5 j' l27 薄氧化层是否有对应的植入层% `; q" H. R7 W
28 金属连接孔可以嵌在diffusion的孔中间.
' M0 m$ e5 Y3 m29 两段金属连接处重叠的地方注意金属线最小宽度
7 D( c9 U; ~+ O) T30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
3 @- A- t. Y* Z" v' ^6 j31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。% B/ s$ O6 T& W. _4 ?% ?
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.- P% W. _5 B9 h- R8 P6 q
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。4 Y/ M( E4 B, B$ T6 \, l5 V6 h
34 Pad的pass窗口的尺寸画成整数90um.9 R( w# B% S7 J
35 连接Esd电路的线不能断，如果改变走向不要换金属层
8 Q3 v& c7 N& s& T36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.4 _5 F1 V \- {- Q5 b# Y, Y
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
! f9 \& F2 X" D. O38 PAD与芯片内部cell的连线要从ESD电路上接过去。 @6 u" J! S5 t7 e- n, Y) x; A
39 Esd电路的SOURCE放两边，DRAIN放中间。: m0 V7 f& H; }7 R% \% v
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.! r. S' q4 {" c7 k% l& J" }
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
: `2 a1 R; h8 z4 e, U+ M' _" ]$ Z42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.0 S [$ f* ~% [- v. j
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
c. L1 f; s6 V* x44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用." H# X: Z* F* Y8 z H( }8 ^
45 摆放ESD时nmos摆在最外缘,pmos在内.9 W8 C& L6 u% `' D7 i: {
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。* N! G. G) k& e5 r
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳. B1 t3 Z1 z! v& O+ N, M+ q0 e
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.1 C5 u" @" ], g% z+ a8 r
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
4 A+ y& K, _# C. x+ D50 Via不要打在电阻体,电容(poly)边缘上面.# @+ ^; l. ~0 j
51 05工艺中resistor层只是做检查用
4 T& }, s' q! Y4 @6 N1 o' `* J52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
( y& C' P* V4 M. {8 Q* P4 I$ H2 T53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
6 P' w7 L. F$ m54 电容的匹配，值，接线，位置的匹配。
) j8 i5 ?6 B5 s: a. i55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.+ q& e) U7 s* y" m2 M: {
0 |, u. g4 ^; Q
56 关于powermos; m/ ?- n& N- k: L; T4 x: E
① powermos一般接pin，要用足够宽的金属线接，8 i: I9 `4 }$ |4 [! f; l
② 几种缩小面积的画法。
- g6 b. C& {2 N! N9 x! M③ 栅的间距？无要求。栅的长度不能超过100um& J! ^% m# ?/ N1 V% K
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).& t! |' g4 r. L
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向& {5 o9 L7 S1 w" w2 T
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
$ v2 z% ?9 K: {2 F) s: O+ v60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。, d9 h! n6 u+ H
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.. l& ^+ g S% |/ D
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.7 V9 t, r$ g1 h! W
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
0 E, e% p9 B5 C. m5 F64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
~; } @8 J' x1 T& x5 q5 U; @65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD./ R+ G) I% j; n$ d
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
2 S5 j! W$ ?/ b: t) G( N& {3 P2 v67 如果w=20,可画成两个w=10mos管并联2 X" q7 a. l+ y6 C' l5 F
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.+ U. |- {" {2 Q6 b7 P1 b4 x
出错检查:
3 v: p8 b6 o6 r69 DEVICE的各端是否都有连线；连线是否正确；2 u8 S+ n) g. c5 p q
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX i' q+ n- V! M$ y9 f
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
6 l6 Z* z; ?6 M& j1 k7 A* P72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。9 } n2 Q l" p+ D
73 无关的MOS管的THIN要断开，不要连在一起/ i0 E" e4 `+ O; T+ l# e
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
, X O% c Q9 u% C( B! q* r0 p; Q- p75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
$ u: o w2 I( w% U9 N76 大CELL不要做DIVA检查,用DRACULE.
, {3 @7 a" x- {8 Z77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
1 A: z1 Z% T6 c0 h. R! b78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
/ I$ j6 x( N/ z. s2 x( B. j79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.- t( N( j1 {% n+ M
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
& W! Z) \5 L* F: ] @81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.' Q9 m, j3 u% x% ^# `. F k
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.& U' K" T' g5 W
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
; \* S' H# v/ F2 c容易犯的错误0 i$ j3 e6 O: X( w# g8 j
84 电阻忘记加dummy
0 w+ X: n1 ^# W$ j3 R" _9 }% J85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.0 `& O: Z0 R* Z8 Q2 ?
86 使用strech功能时错选.每次操作时注意看图左下角提示.2 }( J* G; D' q2 k
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.' f( z7 r# `0 O5 S, d# a
88 是否按下capslock键后没有还原就操作
4 o; E: C# M& Z8 a4 H% M节省面积的途径( o5 w l! T( ^# w7 ]8 p
89 电源线下面可以画有器件.节省面积.8 c' v# _$ e, M
90 电阻上面可以走线，画电阻的区域可以充分利用。
5 }2 t8 ^, j, P/ n91 电阻的长度画越长越省面积。
7 O* T- X3 F0 y3 t2 K3 g92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
1 t( \, W3 q' k3 ~93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
. Q4 a- G6 J9 [" g! M+ ~94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN |
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發表於 2008-2-13 12:20:04
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