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可組態性處理器IP的意涵
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u/ [) J9 V( _6 W! S0 {用多種型款的現成固定式設計,來因應客戶對處理器IP的各種不同需求,這是目前較普遍的作法,事實上ARM、MIPS、PowerPC等皆是如此。然而業界也有另一種作法,就是提供更高度的彈性設計,此稱為可組態性處理器(Configurable Processor)。8 T$ P( C- R, I2 q) W* Q
* I/ m/ @ v6 d0 g. `6 m% y' R可組態性處理器,是SoC設計者可以決定處理器的細節設計,包括增/減暫存器、執行單元、指令數...等設計,藉以建構出更合乎需求的處理器核心。如此,可組態性處理器IP,提供更高度的設計彈性,目前以可組態性著稱的處理器IP,主要有英國ARC公司的ARC 600、ARC 700核心,以及美國Tensilica公司的Xtensa 7、Xtensa LX2核心。' {% _, \6 g/ p7 h! j N
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要注意的是,此類IP雖提供可組態性,但並不表示處理器內的任何環節都可重新調整,仍有其不變的主架構存在,倘若各環節都可以再行調修,此已等於是100%的自主設計,如此就沒有向外取得IP授權的必要。) b& A1 Q" X1 I0 ?$ }& S
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採行可組態性處理器IP的動機
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前面提到,為了更高的設計彈性、為了更切合設計要求,所以需要可組態性處理器IP,但「彈性」、「要求」仍是相當浮泛的概念性形容,以下將更具體說明採行可組態性處理器IP的動機。% H P) e6 ` v7 o
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1.減少晶片電路面積( A; N9 n+ C2 @3 O" y1 J6 n& ?
將原本的多晶片系統整合成SoC,為的就是要精省系統電路面積,同時也精省實現成本,不過要將原有的多晶片整合成單晶片,多半要對電路功效進行權衡取捨,甚至犧牲部分規格、性能、功效,所以設計時都會盡力縮小各功效電路面積,而可組態性處理器IP因具備更高彈性,能將「電路面積」視為第一要求,組態出佔用面積最小的處理核心。. n. r/ e" P1 }0 ^
5 [* Y% P; e; r6 R5 M3 R( O2.減少晶片的功耗用電
# U# M, U- |) g1 W許多SoC是用於手持式應用裝置中,手持式應用裝置除力求晶片小體積化外,也相當講究功耗用電,原因是手持裝置的電池電力有限。此外能源成本愈來愈高,用於機房設備內的晶片也得講究省電,其他各類應用晶片亦有類似趨勢發展。因此,可組態性處理器IP在組態時,即能針對功耗用電進行最佳化設計。
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3.增加晶片的運算效能、反應速率
) i: k2 m' R, @$ @8 @- _能以電路面積來組態、能以功耗用電來組態,那麼也可以從運算效能為取向來進行組態,尤其是硬性即時控制(Hard Real-Time Control)的應用格外有需求。事實上,一直以來處理器首要講究的特性表現,是價格效能比(Price/Performance Ratio),近年來才開始重視功耗用電性的每瓦效能比(Performance Per Watt)。! n# j2 O" J* s( B
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4.減少晶片的授權成本0 E8 p5 X- i H2 O1 s$ @
使用處理器IP要支付一筆技術授權費,且在SoC設計完成、投入量產後,還要針對每顆出廠後的SoC抽取量產權利金,為了減少授權費及權利金等成本支出,採行可組態作法有機會減少此方面的成本支出,例如不需要浮點運算單元則在組態設計時將可棄捨該單元,需要數位信號處理單元才放入該單元,透過逐項的權衡增減,有可能降低整體「技術授權費/量產權利金」成本。即便不能減少「技術授權費/量產權利金」成本,電路面積也可以獲得精省,進而讓晶片投產成本得到精省 (與前述的第一項動機相近)。
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5.針對SoC的應用進行最佳化
, l. {$ L% S5 N3 ]( S# ASoC的應用非常多,有的是數位相機(DSC)的SoC,有的是可攜式媒體播放器(PMP)的SoC,或是導航機(PND)的SoC,不同的SoC其應用設計也不同,例如DSC SoC不重視音訊處理,而PND SoC只專注靜態視訊處理及簡易的音訊處理,但卻需要重視數位信號的處理(接收衛星定位信號後的相關處理),至於PMP、STB(視訊機上盒)則重視動態、高品質的音/視訊處理,也重視信號處理(接收、處理節目信號)。8 b& G" V+ D+ Y& l& D( o" y; A9 U
0 r4 B) E9 Z6 B5 `; \由上可知,不同的執行處理特性、不同的運算負荷度,若用單一架構處理器IP則難以滿足設計,而可組態性處理器IP卻可以針對不同的應用需求來進行組態,以合乎各種應用取向的SoC設計。
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可組態性處理器IP的隱憂; `: C$ D/ g# X% d4 c5 S
! i0 \1 o1 d6 e雖可組態性處理器IP有如上的5種優點,但也不表示沒有缺點,事實上,隨半導體技術及市場演化,可組態性處理器也面臨一些隱憂、威脅,以下我們簡要討論。; e6 _. m8 B7 y h) c( R6 ~
! ^* [) V* Q3 ^9 O1.製程持續縮密,晶片面積資源獲得寬解0 ]. A: ?, X1 o* P3 Y& \
晶片的縮密製程技術仍持續精進,從90nm、65nm、到45nm,並持續往下探,使晶片電路面積成本愈來愈低,因此晶片設計者已不如過往般重視面積成本,事實上處理器的多核化發展,無論是同質多核、異質多核,都表示「透過電路面積倍增的作法來爭取效能提升」已屬可行、值得。如此,透過組態作法讓執行核心的面積最佳化,此種需求將逐漸減少。' X& P! q# s( R6 S' u! i7 q5 u
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2.晶片上市的時間壓力愈來愈大
+ ~3 c5 @% U5 r) o0 `- Z使用IP為的就是要節省晶片設計的驗證心力、加速晶片的開發,讓晶片更早上市銷售,而今市場競爭更加激烈,晶片Time To Market壓力比過去更大,使許多SoC專案都捨棄從Soft IP階段開始設計,直接取用Hard IP加速設計。
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然而可組態性處理器IP可說是比Soft IP更Soft(軟)性的IP,是從「比Soft IP」更前期的設計階段開始著手,好處是獲得更高的設計彈性,但相對的就是增加SoC的設計時間,甚至為實現組態化而必須學習、熟悉另一套前期設計工具,即處理器的組態工具。: q7 a# r" Z. K5 M
/ A8 C$ ~4 l8 e$ r+ n; Z+ J3.軟體風險0 N( Z/ S8 w& z) V( P- K; c( ]
此點前面已約略提及,事實上,除有軟體移植性、相容互通性等疑慮,軟體的後續維護也將令人擔憂,同時協力業者提供的巨集程式(Macro)也可能無法立即適用,這些都須再行斟酌、調修。特別是軟體開發、維護成本在整體SoC方案中所佔的比重愈來愈高,許多原有以硬體電路方式設計成的功效,而今多半轉成軟體方式實現。9 b6 I. U( ^0 u! \
" W/ t; e. l m( j# i2 x ]" j4.固定組態處理器IP的轉向, p/ v8 Q' C# H6 ^# b
ARM、MIPS等皆是以固定組態性處理器IP為主,不過為因應客戶需求也開始有些轉變,或允許部分的特例,例如MIPS的Pro系列IP就擁有組態性,或如ARM的OptimoDE Data Engines能因應不同需求的應用設計。
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2 h! f9 d4 ]9 h2 c) L5 u5 A附註1:ARM、MIPS在處理器IP的主要授權業務逐漸成熟後,也開始進行相關延伸,如ARM延伸至實體IP領域,MIPS延伸到類比/混訊IP領域,此外兩家業者皆開始跨入32位元的控制器IP市場。
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/ X& i: x5 o) ~+ d附註2:除了Soft IP、Hard IP外也有Firm IP,Firm IP的設計完成度介於前兩者之間,不過在產業的實際運用中卻不如前兩者普遍。1 m! p: P+ Z: j' o
) Z( @! A3 |- o" B2 f- K' ?參考資料: http://tech.digitimes.com.tw/Sho ... DLC72YMV4VE60LGYTA4( i: ?3 r$ k' o# _5 C* F2 S
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