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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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' f8 n' |4 ]# _* G3 H各位前輩好' n& ?' m1 Y3 \- A
* k5 U; C1 q' B& x- |$ T小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見2 r+ i0 _" V& |7 k- e6 t d1 T7 a9 x
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小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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) D! ]2 G) }& W& u" w) t8 J" a* B6 P在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL) t, C6 R' o) x w) U1 w* G5 z5 r
/ h& D7 w7 D+ G, h8 L9 d但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況; |. z7 S. [- p
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以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
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s: h$ b+ j6 A) S7 b1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題
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; S+ N' q( ^% \: C/ G: T3 i2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件" \% w# [. S# K0 C* X( {
?2 z1 O/ ]/ `! y- o1 p% p: [我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer: r' J# P# U( X
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( k5 E, W5 U. B( e+ N若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],. y: k: x* x" k7 A u
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一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。
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- W9 S! N9 h! Q3 Y6 Y: X% t請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了, o6 e4 A; E" j, a( o# l0 x+ G9 i
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