加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
7 ]" A8 h  o* k: Y+ O- q
但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
5 w+ O9 `4 ?9 z$ }# p' L6 Y
2 U1 z. _- p  I; _6 l造成LVS驗證顯示短路
+ a0 F% f- d* X
因為用的是TSRI給的library
3 \$ P( O9 N' P9 x5 j/ G4 u/ x1 y# r
0 c( n8 w, ~) z- w  O發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

是stream in 的時候就有問題了嗎?

' c6 N- `7 v; l! p% Z% I; m請問有人有遇過類似的問題嗎 謝謝大家