加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
' c& L2 d: \8 y7 Q
在完成晶片的core之後要打上PAD去做靜電防護
# B  m( r  c% ]& A& ?1 i7 r# M3 z
但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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造成LVS驗證顯示短路
: @9 r! a1 B4 `9 @0 ^: ^7 {
6 S; f- n- N3 `2 U" M+ x因為用的是TSRI給的library

- b4 ]1 M2 c" M) o) k; j6 K發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

9 [& x8 U) E+ c- M3 c# _+ ^2 i而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
+ P  |: U( S- n; A1 E
是stream in 的時候就有問題了嗎?

7 q6 A3 R6 w* J2 U請問有人有遇過類似的問題嗎 謝謝大家