加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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在完成晶片的core之後要打上PAD去做靜電防護
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# k/ `/ @1 D* e/ b7 t但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路
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/ J) @4 U* C% {* c4 q因為用的是TSRI給的library
: f3 e0 h/ B4 c
, H  B! k) A+ {% L( f7 F發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

) v9 H& S7 o9 V: {; b& O而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

) r. r: w4 L0 |/ B1 E6 ~是stream in 的時候就有問題了嗎?
  T7 b5 n  @. u
請問有人有遇過類似的問題嗎 謝謝大家