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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們5 U; h0 [( t! [& V) e, W9 m
                                                                                
, q* x, C8 R5 p% z1 [  e8 p. K$ I請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system# d& ?) \/ n. e) H5 G) y" I
                                                                                
$ F4 f8 E3 \: d7 e" i* w在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3$ G! ^/ f# d  G& [4 ]: x3 `. Z
                                                                                * s! C, \* e: z6 \* Y' ]: k% z
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
4 z! {( P' Q0 X7 X                                                                                
( y3 t0 U$ q+ n" N8 e, @以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
, f. [5 e4 @: S8 M5 @  u+ x; p8 E                                                                                2 L/ j3 p, V( X. C
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下- p  g0 z; `6 i  b3 ^3 P: p
                                                                                
& A+ \4 c- `5 k: d1 k2 T( Y) @感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關
6 F. d% s. N: h5 u; S8 y3 d1 WW/L=40000, Id=10uA, PMOS是bias在weak inversion* X; X: A' r' E& v7 t, C9 x
gm 本來就大- t3 X  p. k% U% @/ G
至於模擬的方式, PMOS source 接3V, drain 接2.8V
( f7 F. J( w4 ]掃gate電壓看電流, 找Id=10uA下的gm
. I# Y- w0 O) r7 U" d: W; P前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
% u4 ]: W: P7 b4 m. q2007年那篇算是比較早期的作法了- m+ _, W: F( j# v+ I6 M
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
5 X' V( C% U9 k! n後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看
1 E" ?1 d/ K5 ycapless ldo真的需要考慮更多的是  補償  voltage drop- a, T3 v; A  T( Z" q
傳統作法都是還會在layout有空間的地方塞一堆電容& |6 G! d* N6 D1 }! z* o, S
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier. h2 ~) X3 _# a: K  K
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
* ~4 V4 O, _+ [8 O) K$ s8 s) `. l; v8 `
以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
. \$ R, b- Y) ~$ }; _這是RD的宿命
4 h( D+ h. [7 ~  T" r- \5 s4 [) ~6 M$ `: R' H9 V% v* s7 {
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage
  I0 b+ s- ^7 i$ Ddrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解" ~! P; X8 M5 \" R* h/ \+ e
可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論2 Q7 |. L" d! q2 u
小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量5 n1 q4 X% u2 {$ `6 z% [  u
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

3 J2 L0 [) a* p& t- JThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you
! E% X* B9 r% [7 u0 P& |. k* O5 E/ D
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題
3 I; S- e  U. z" d極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO
' a" n. t0 F' J% M9 y' A% _. l/ n; |

" p8 R% G. ?- H. i" m8 |, w* U, k, P5 M: i  U8 T, ?4 G8 q2 u
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝" Q) c/ d" ]# P1 i
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