[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
& F. d) k9 c' M" |" {                                                                                
/ t1 u6 @& n" O1 p8 v% X請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
, T, ^7 G3 V5 M/ K9 ]  _. I                                                                                
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
                                                                                
- V9 O) Q5 l5 L$ M8 f* |9 q7 C提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
                                                                                
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
                                                                                
2 G; p, e% W0 u! v. q以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
                                                                                
感謝

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
1 `: B, }7 M# f# [+ U' C9 E

lin7237226

感謝分享~~
& P  e) U. j8 P, b; t; [

andy2000a

  看下  是 發現如何 設計  capless  LDO


, o* d; {( w5 }$ ~/ ^4 O1 ~' o
2 b8 A2 W$ Z, Z: D

mky95361

想看一下隱藏內容                     

t3269713

最近讀這篇也有一堆問題
6 H1 y$ q' c' R* f$ M6 f5 z2 d極零點分析 和 電路的動作原理都有不清楚的地方

shuangzi

大大見解獨到, Thank you

shuangzi

感謝分享。A good topic to discussed.

Juneje

, V' v, k. V5 AThanks for your sharing  It's a good reference for me.

martinlin1688

最近正研讀這類電路,還不清楚設計考量

何建頫@FB

感謝大大們的討論
小弟來研究一下

大澤@FB

感謝分享。我來研究研究一下

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

augusta

學 習 一 下

hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
& c# C& ~$ u$ v" ]可以學習一下

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
; X. j* M1 m5 E) r4 i" J& j; v( ^6 W+ S以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
" K% S. @; i( s+ V
7 S: f- H: E% T+ R以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
這是RD的宿命
& q( R! Q" [* ^

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laasong

來看一看
+ N, Y1 B! R1 C0 z, Icapless ldo真的需要考慮更多的是  補償  voltage drop
" H0 d- ^+ B7 M& t7 y傳統作法都是還會在layout有空間的地方塞一堆電容
1 t. i: P: |1 N% i* G5 M比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
# [8 z4 h; v3 o3 ?1 n% ~2007年那篇算是比較早期的作法了
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
後來仔細追究,發現是

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jackrabbit

跟bias條件有關
5 Q" R2 M9 d: e; m2 a* M- p3 I+ IW/L=40000, Id=10uA, PMOS是bias在weak inversion
gm 本來就大
至於模擬的方式, PMOS source 接3V, drain 接2.8V
% R- E) E0 K% f+ d# r' B$ y6 m掃gate電壓看電流, 找Id=10uA下的gm
前提是你的spice model 有cover weak inversion (通常不太準~)