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[問題求助] MOS的finger和mutiplier

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1#
發表於 2014-6-27 21:22:29 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
請問各位老大
+ Q% A$ V( Q: Q5 b6 z
' R2 i2 ]- `' c6 z若應用在LDO的powerMOS: c& Z7 R2 j& g/ }4 B  w
. f8 z8 R% Q; |1 N5 n
使用MOS的finger和multiplier 有什麼差別(我只知道finger 較省面積,寄生電容較小)
- e6 l) t  z  f; p( _- S
, `. ]+ ~$ V% T; X- Q例如電流會不穩嗎?? 或是會有漏電流....等情況
$ ?' Z  h3 ~3 M: r( i) @: L
9 v) `6 ^! G+ |3 a若用finger,那選MOS的width 和length有什麼特別需要注意的??
9 V# u8 X/ b3 I/ t
! s+ f$ N, E( G  S- w例如L不能用太小,W不能用超大 ??
" E* ?; U, J( G) f" ^1 E( n1 E; a) j& U9 o' E9 R4 e! |# L
謝謝大家
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6#
發表於 2015-8-27 01:02:31 | 只看該作者
感謝版主的回覆仔細 收穫頗多
5#
發表於 2014-12-12 10:24:39 | 只看該作者
說得很詳細的一篇
  N4 l2 n0 y: Q3 w9 V6 x% R: w2 J6 i% h# @* ]- f. C
謝謝分享
4#
發表於 2014-12-11 12:46:37 | 只看該作者
回復 3# finster
5 [$ K% c! @' }/ e' i! \
" Q/ v) h! c1 G2 G6 l8 I真精闢,謝謝版主的見解與分享
3#
發表於 2014-10-5 08:53:55 | 只看該作者
補充一些:( }% j' B: B, I, y; o
一般來說,LDO的輸出會出PAD,故而LDO Power MOS要遵守ESD fule,所以L不會是minimum length
) j" I2 ^  l  Y1 ?/ `. |而是minimum length + (0.1um ~ 0.2um)左右不等  l- m4 G8 s1 {6 l  j% f# G
至於Width, 也通常不會太短,至少都是大於15um以上,小於約40um以下左右不等,會有這個限制其實也是因為ESD performance的緣故
1 H6 o! }: I2 r% J' U( @5 f且在Layout畫法上,需遵守ESD rule來畫,在Drain or Source端需加特別留意,加寬pick-up藉以拉遠Power MOS和相鄰不同type device,避免latch-up
2#
發表於 2014-7-30 18:30:01 | 只看該作者
finger 跟 multiplier 的差別% g' m+ K. z7 r/ R* d9 F* ~
前者是 S/D 共用, 後者是unit mos 然後duplicate. ^8 |) I4 v7 I0 d5 U# g" \
如果很強調matching就會用multiplier
2 r9 K  j1 G7 y/ `5 {7 xfinger的好處就如你說的沒錯% n2 r5 i( w- j6 q" N
" V  ~" P1 W( J( N; Z: ^
至於當LDO的power mos
2 S9 R1 w6 `$ ~7 z; D因為size很大, 反而需要考慮的是device issue
% ]% i" M' D+ x, V% L% E: S像latch-up, ESD, over-stress, 這些layout上都有技巧~
. u8 y! S2 Z. U如果有over-stress的考量(需要把device 操作>Vds耐壓條件), L 不建議用minimum值
0 W9 w9 z$ D8 I  A+ l  m至於W, 長度不可以太大, 主要是怕ESD時 turn-on不完全- w$ m, G4 b( F( ?
另外, S/D 拉寬, cont/via 打滿, 降低接線造成的寄生阻值$ H6 g+ W1 o0 q8 z+ R! k1 u
諸如此類~
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