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├─AT420-DA-03001-r2p0-00rel0
! b. {" `9 m# Y- P# ~* a" |│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
; D6 C8 G9 L* D0 M( F% l4 }│  └─docs
7 M  H3 M. J5 c/ E5 X" |9 O9 e' t│          DII0194A_cortex_m3_r2p0_csg.pdf
) M0 ~$ N/ P  e) O" \4 E: z* u: |│         
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│  └─docs
+ O$ Z! [3 M; k  Z, I$ ?
& H# r( @3 _- t* z8 a% j0 z│  │  │          CM3CodeMux.v
1 [: m. y# M4 _+ Y- _│  │  │          CM3flashmux.v
% |4 R2 k9 x+ v% y+ o& \│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
. {- y+ t9 i6 m│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
' K0 s' k4 i! k- S' y9 a│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
0 q  E& y% f1 j│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
7 C& K% j0 R0 J4 D│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
8 i" H$ U: n2 M' C: j4 o( G; W! P│  │  │          DAPSwjDpDefs.v
* d4 t/ ^1 Y' h3 I; S│  │  │          DAPSwjWatcher.v
+ {0 L, B0 _' |$ o' j8 z│  │  │         
+ {% l9 O; U% m: x4 |) I+ m) w% I. R│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
) C6 m8 e2 t* R│  │  │          CM3Sync.v
6 X: J, z8 y4 ~2 A9 ~│  │  │         
8 I+ r, U; W6 A# v4 q│  │  └─tbench
& A8 Y; N' ?2 W4 v2 T3 R0 C│  │      └─verilog
│  │              AhbToApb.v
3 r9 M. O: b, Q+ s0 _' D4 u% R4 @│  │              AtbLogger.v
1 I. _9 A/ D3 w7 J8 ~8 ]│  │              BusMatrix.v
( q. m0 \* {3 p0 `) M( Z# Q│  │              ClkReset.v
+ t' l2 I  O8 K. A# }) _│  │              CM3BusComparator.v


│      │  │  exclude_list.sc_waitstate
) P( r* }, Q* P* L* F: m
# E& g+ V/ p! ^7 S4 y             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
, \: X6 R7 _+ t; f             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
' _+ w8 H& L% S7 B, n             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
; F1 G4 b# j  k9 Q/ ]             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
5 z) P3 L( n) L/ F) Y             │              cells_1.geo
             │              cells_1.pwr
9 f4 R* G) O5 [4 C1 [             │              index.cli
             │              README.TXT
             │              rulesets
4 S7 m! F( V0 W. [6 h! ^, \9 ]             │              VERSION.TXT
: s0 r: i. I& m             │              vias_1.geo
             │              
             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
                             corner.defs

├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
│  │  │  └─verilog
5 X& w3 u. V, o$ D2 w│  │  └─tbench
' q7 h( E+ m: w( h* J$ a$ P│  │      └─verilog
2 k: X2 D3 n: b4 h4 {- K" Y5 k│  └─validation
, Y0 c/ F8 Y* t3 y' _& T│      ├─glogs
- b/ c3 l: {/ t3 S) ^, y  \) ]* T2 c- l│      ├─logs
│      ├─mdk
│      ├─srpg
& I; N  q0 X' S+ O) g$ i5 g0 L; [│      ├─tests
│      │  └─CMSIS
│      │      └─Core
│      │          ├─CM0
* u9 \0 |  t/ ~) T- f8 g│      │          └─Documentation
│      └─vectors
├─ipxact
│  ├─busdefs
│  │  ├─amba.com
│  │  │  └─AMBA3
│  │  └─arm.com
│  │      ├─CoreSight
│  │      ├─Cortex-M0
│  │      └─CortexMCores
│  ├─channels
│  │  └─arm.com
│  │      └─Cortex-M0
│  │          └─rtl
│  └─components
4 }* p$ G; q1 x" W│      └─arm.com
: D6 K7 c. D0 a* _* }* L7 p│          └─Cortex-M0

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