M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
+ \. S3 E, F- f* ?5 y │  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
$ s4 J" h9 l1 x! n: f │         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
) L; u8 ]! U, @4 P4 q8 s2 Y  s │          DII0194A_cortex_m3_r2p0_csg.pdf
  t0 t, S& O0 ^7 t3 w& Z5 E. i* j, i │         
8 C4 o. x* A5 x# L( U' F ├─AT420-DC-13001-r2p0-00rel0
│  └─docs

│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
% v. e4 X. P& @3 p% D2 P. { │  │  │          CortexM3Integration.v
; f& q; y1 x- K. h) W% r6 N4 H │  │  │         
) y$ @. W; Y. ]+ L │  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
+ H5 P, _. O8 u │  │  │  │  
│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
! B7 m9 N0 ^7 Y │  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
6 I! `0 E' D1 `7 c │  │  │          DAPDpClamp0.v
' i1 y. m0 Q, `6 q, B' f │  │  │          DAPDpEnSync.v
; ^/ s# y% T  y3 t9 x │  │  │          DAPDpIMux.v
& {' |  w4 E  F2 }: \: Y6 U │  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
% j% o# S7 W1 M" h+ X' x │  │  │          DAPJtagDpProtocol.v
! y+ X. Q' ^5 i5 ]6 U │  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
# g- F* d# A' }! C │  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
5 c( C$ S5 M9 K/ Y: S# ?$ c │  │  │          DAPSWJDP.v
. Z. {, o" C0 {0 c$ J& i; Z │  │  │          DAPSwjDpDefs.v
  b% \3 g/ X. G( R │  │  │          DAPSwjWatcher.v
│  │  │         
│  │  ├─models
│  │  │  └─cells
2 R, w; i( J% y% x6 I# a' d( W4 G" h │  │  │          CM3ClkGate.v
9 ]5 n4 G- U4 ^" L │  │  │          CM3EtmClkGate.v
+ v/ [' @! L$ d# V: P9 A │  │  │          CM3Sync.v
│  │  │         
/ Q6 T( W: N- b3 z! y5 W5 e* Y │  │  └─tbench
$ H! T* |; Q- J' j2 j │  │      └─verilog
+ v0 f7 [9 U4 p7 l$ u' n4 v. q; C! ^ │  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
│  │              ClkReset.v
│  │              CM3BusComparator.v

* v  q9 Y8 \8 z/ k
│      │  │  exclude_list.sc_waitstate
/ @; L3 v1 [, L% `- j
             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
0 K& \7 ]4 K/ ~: _& @# s: s' a7 o             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
  z1 j1 V! m1 E5 O" m             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
             │              cells_1.geo
             │              cells_1.pwr
9 {0 Z9 G. H) h% o3 b             │              index.cli
+ z) T- H; m# |* Y* m7 o) {% j             │              README.TXT
( Q* Q$ \( `3 R! C             │              rulesets
) N+ w, O' s+ y. m+ P             │              VERSION.TXT
             │              vias_1.geo
1 I2 j8 p( l- O9 y  h             │              
! a1 q6 P) L$ S4 g5 p- U) b             └─tsmc
- q, F; ^( j9 ?; G" a                 └─t-n90-lo-sp-002-f1_1_6a_20060914
; j8 t0 e9 C$ E) q) s                     └─6X2Z
; k: t; O% M- K' m$ T& f                             corner.defs
" P5 i. h6 P  c+ p  H! @2 t* k$ @
  t9 x, }% _0 A" V% ]6 u, t) B├─integration_kit
4 B; Y1 q. w. z6 F │  ├─logical
' W1 T* E6 i4 e4 |9 `- | │  │  ├─cm0ikmcu
/ X: I# }* o: {/ G! F9 a4 K │  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
│  └─validation
# `5 i* b$ i% u │      ├─glogs
│      ├─logs
  m2 h4 V# a0 G, c9 Z2 h4 ] │      ├─mdk
│      ├─srpg
( ], p8 l: u9 g$ x% J7 u1 k │      ├─tests
2 u- m# }& O2 P) ` │      │  └─CMSIS
; Z. v9 {4 _( L* `0 r4 R* f( ^1 l │      │      └─Core
│      │          ├─CM0
, d1 J, E  U% a% _3 r │      │          └─Documentation
& {" i' [  f# w( G8 l/ B3 U* n │      └─vectors
+ R: Q; [2 K6 I! K- a! n ├─ipxact
│  ├─busdefs
│  │  ├─amba.com
│  │  │  └─AMBA3
) e: j$ C. I8 _% _& x │  │  └─arm.com
│  │      ├─CoreSight
; M3 K. J" |. l0 I │  │      ├─Cortex-M0
8 [* {; K! e3 A │  │      └─CortexMCores
8 a; T! e1 \1 {. j7 Q  ^/ A │  ├─channels
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; I3 ?# G: Q* q6 v5 L. B6 w) o │  │      └─Cortex-M0
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# r( q3 e: m' { │  └─components
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│          └─Cortex-M0

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