verilog clock generator question

jyunwei

Hi
. ^4 a5 e& x) ^! f8 U+ H" [
. B% h# U# f+ h0 iMy clock generator is as follow

9 g1 y8 x4 E, O1 k1 I- j7 v`timescale 1ns/10ps
6 [; m; ^/ A" m9 y' q  A( C
`define period 15
- k5 a$ z) T9 B7 _4 a* Y
module test();
reg clk;

  _' F( l+ H/ `9 p$ o$ ^- H1 u# Dinitial begin
6 |# f' ^* O9 Sclk = 0;
/ q' u' E5 ]( C1 F, @$ w& `3 cforever #(`period/2) clk = ~clk;
( z- E1 y& R1 L# W: E# ]0 d, V. Qend


3 q# k+ A" q9 ]- V+ C1 D4 GBut i check the waveform the clock period is always 14ns.
! D/ v1 H) h6 _1 h
/ |( E- ~$ g% R. NCould anyone help me the question ?
- f9 I7 m% b- q/ t
0 j" L4 D: q! J8 H' PThanks

endmodule

card_4_girt

5 v3 p: c$ \% L. Z) ]( Q
2 k0 P3 H- w' @6 z7 K- zverilog好像不能這麼做
因為你的period = 15
- [0 h2 h" ]! h0 J當使用period/2時，他也只能取最接近整數
3 W6 q7 U1 g& Z, H; G. {" V" Y所以就會造成你說的這個現象(period/2 = 7而不是7.5)

6 k$ ~5 H2 j) g2 \# R6 t網路上是有人做過週期2N+1的波形
$ I3 \! R, z" L+ V! |$ z% c! N建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

: Z0 ?* F5 h- P9 {9 m) R7 Y* V或是就乾脆改程period=14也比較簡單
9 h7 m' [/ I' p0 V/ @  A
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
7 [" H. x6 d! j0 {, ~我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
, v0 [6 O- v$ c' ]* m3 T剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
' x- }: L4 n9 H或
: e% E* ?' P# [* _7 Y( fforever #(0.5*period) clk = ~clk;

/ l1 r: c/ L& j$ _1 F: O$ a( X不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式