verilog clock generator question

jyunwei

Hi

$ O' ^1 W0 I5 ~+ @My clock generator is as follow

" y5 _, M! [1 H' X, J`timescale 1ns/10ps
/ x! Z7 u+ W5 e
`define period 15
' L6 Y$ e, D; w4 M
module test();
" L4 [3 `% I6 {7 ^  B3 \# K% @reg clk;

' w2 A+ n- u/ j; ^initial begin
clk = 0;
. b" g. p3 S4 q& i% dforever #(`period/2) clk = ~clk;
end


/ g- m0 W. d1 r- ]But i check the waveform the clock period is always 14ns.

0 R1 x7 g4 v' L4 V$ ]" V' c: sCould anyone help me the question ?
, K0 H' W1 j3 N5 a2 M8 ~
; a8 M8 Z5 {2 v4 p3 sThanks

endmodule

card_4_girt

" \5 O* O  a  ?6 c
verilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)
' r, @9 H9 S) J) I7 H
網路上是有人做過週期2N+1的波形
5 Q+ @& d% f. f建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
0 k) Q) t! G' \* x2 C
或是就乾脆改程period=14也比較簡單
$ c! o% ~8 Q, ^! B/ j
6 o5 G) r. N( \0 t5 k  z6 r* m不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
& R) A) B1 L! X! {$ n我好像誤解了你的問題
6 E1 g, m. h1 m3 y  s$ Q+ l6 H1 }真正原因應該是x/2的分母是整數，所以結果也會是個整數
; {9 g" H# E8 T* {& U9 i+ \) g剛跑個例子試過
1 ]" j" D) Q8 f- k" x; b' {- S' R也許應該要改成
  p5 {( C9 `( L% e* `& k6 gforever #(period/2.0) clk = ~clk;
或
forever #(0.5*period) clk = ~clk;
7 i- H. E8 d# X( i+ X* D! O3 I
( x* b4 ~" g+ K- z% @5 h! k) N) b不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式