verilog clock generator question

jyunwei

Hi
& }4 z# D7 P. a5 T9 }
2 I8 l$ k* ^2 w4 M6 M' v- DMy clock generator is as follow

1 M) X' ]; s! p+ s! N/ Z`timescale 1ns/10ps
  ?* `+ T! U" c- h6 o
`define period 15
% R  ]2 r$ H1 N, g; B
/ o2 j8 a: S9 Z1 F/ d, |8 ]module test();
reg clk;
* G. b" K/ ]7 ?7 G  ^
1 V! [& p5 B) g, N6 finitial begin
1 s5 x& f) _* b+ b1 y6 o( {clk = 0;
forever #(`period/2) clk = ~clk;
end

$ K, q& Y; c- ~/ w- Q8 X# v
) n. Q; Z0 k7 a3 R( x$ {But i check the waveform the clock period is always 14ns.
0 p6 x" ]6 H: w
5 x" h" I- u2 Y* [1 p$ ?- WCould anyone help me the question ?
+ X! i' \% o2 u% P: b5 J  Z
9 N5 r# t2 @! t" `4 _Thanks

/ R) z2 `0 a! N( L! l1 W; Zendmodule

card_4_girt

8 k& S+ F5 h0 j: ]
! V3 U8 a" y+ e* jverilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
/ G/ `7 I4 L1 z5 X% V3 W, I+ Y. f  K所以就會造成你說的這個現象(period/2 = 7而不是7.5)
8 z. \3 @# f2 ~# C
網路上是有人做過週期2N+1的波形
建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

或是就乾脆改程period=14也比較簡單
% x9 r+ U; [9 g& i3 K* r0 ]) I
. d4 {7 F  F& f不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
! |: N" q5 V3 I2 o# T; ~! A0 y' f我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
  f2 G4 m# l& N. k也許應該要改成
forever #(period/2.0) clk = ~clk;
0 v5 ~4 g  U/ |) I& S或
% q+ ^  `- z* G, |4 Uforever #(0.5*period) clk = ~clk;
/ E- k/ H6 F- n2 z
) B) H. _% ~0 H3 \, y2 U不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps
& y/ Q1 M# E; u% Q) C
如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式