verilog clock generator question

jyunwei

Hi
5 O3 r/ d( _0 q" a& ^5 P6 O
* N" t% l; ?8 y3 iMy clock generator is as follow
" o; _6 n; x  b1 h3 ]
`timescale 1ns/10ps

`define period 15
; z0 {" K  i3 f
module test();
, q, C( l# C/ n4 t5 breg clk;
5 v6 w2 a5 Q$ Q# y5 E) y
  P& l0 g  W8 g' linitial begin
clk = 0;
forever #(`period/2) clk = ~clk;
5 ^5 k/ Y+ x$ J% Nend
8 F/ F: p# U0 R$ a& {0 ]  S0 A  |

/ t* O$ Z$ f% d% i) y# ?) ZBut i check the waveform the clock period is always 14ns.
8 @+ R$ \0 ?( M8 ^; \2 c. i
Could anyone help me the question ?
) X) ?" c& v6 x: X/ n; [
* G/ T) Q9 S7 ^" D$ hThanks
6 K& u0 B  e7 d7 `
endmodule

card_4_girt

- w8 N) A0 N+ Q- A0 i
2 o* S$ k" n$ ^' g% R6 kverilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)

網路上是有人做過週期2N+1的波形
4 j8 ~4 o' b4 H" \. O4 f$ i: n- F建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
% L, @& J% {$ ^, R' s2 `! m# u+ t
# o! M) y( A2 w5 D; ?3 V8 g" s* d或是就乾脆改程period=14也比較簡單
6 w4 X( Y& F/ @+ J2 s/ ?7 P
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
1 i, o3 ^/ Y) K! e( O我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
8 L& b: z: \% g剛跑個例子試過
$ E5 B+ E3 x- ]2 v. U( H也許應該要改成
4 g6 ~; _, ~2 t8 T! b  Wforever #(period/2.0) clk = ~clk;
或
: o" Z; z8 Y0 P7 P9 Nforever #(0.5*period) clk = ~clk;
- x; J+ Q8 Y. F7 s1 \
9 L; x9 o" i4 N1 U1 @# m# f# {+ N不過精準度應該調到100ps就可以了，不用10ps
1 Z9 @9 t% Z8 D5 V; }( f8 A/ o4 l4 m4 c也就是 `timescale 1ns/100ps

+ i- m. \5 A" N+ ^! \1 E如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式