|
本帖最後由 sieg70 於 2015-4-9 04:42 PM 編輯
0 {* l2 H. \8 u: N
0 L; Z4 N! a' x5 N你的經歷只能說是數位ic設計中的一環 (prototyping). / q6 u, Y' }* V# u
4 O. J# Y3 p: Z, \+ Z6 g! g2 l數位ic設計, 以學理上大致分 design entry , synthesis, PAR 這幾個過程% S: o% y4 e" T0 r% a
其中每個環節都有不同公司的產品可以選用, 比如 synthesis 這環就有synopsys的 design compiler 跟 cadence的RTL compiler
! R, \* L! D: M$ [9 d6 N! O還有在各環節間還有驗證的問題, 從simulator到更完整的 prototyping, 也有不同的公司在做.) k! [. Y" b r4 |, o4 E; z: d/ _
所以, 只要是做ic設計的, 一定都會組合出一條 完整的 tool chain, 從最前面的 design entry到最後面的 PAR, validation, 都會選好 tools, 這就是所謂的 DESIGN FLOW.(有錢的公司就會買比較powerful (貴森森)的工具, design flow也會更完整, 沒錢的公司買的工具就比較陽春, 就要靠員工的肝來補...噁, 我不小心講出來了...)( @7 Q- |& i! Z K
設計會成為一個流程, 你要一步一步走, 這其中又會牽涉到管理, 工具程式 (都是為了降低成本與開發時間, 及提升效率) 以避免投片後生產出來會哭哭....% F3 C0 s3 U3 e4 ?) {% A' Z
" z4 v# {& S/ |- [) a x0 i
而根據你所說的部份, 是最後面validation過程中, 大都會採FPGA protyping的方式來確定所設計的電路功能是否work, 來決定是否再往下走 (看要不要下線)4 n. \4 x V+ {, w
6 r' P0 n4 B8 W% s/ h( s! U
若要更清楚的話, 請到CIC去上課, 投資一下自己.
6 W, t+ y. T& e, G4 U+ _3 D+ v! A3 n
6 s+ H# ]/ @, _% v( B! F; y
( M( o5 X! Y0 {' A- ^6 O
- K/ o; x. ?7 T2 I) ]& B- f1 }" C7 _$ H4 M
4 r: Y0 X# W7 h3 z- t |
|