介紹一個網路上看到的ASIC網站---「ASIC World」

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8 V' R6 h0 w  p3 u& Q大家在設計數位電路的時候，可能都曾經用過Verilog這個硬體描述語言做些設計，或是有人是用SystemVerilog、SystemC等進行設計與驗證，以下將介紹小弟之前在網路上看到的網站：ASIC World
網址: http://www.asic-world.com/index.html
到首頁之後會看到左邊有一排欄位，裡面包含Digital、Verilog、SystemVerilog、Specman、SystemC、Vera、VHDL等，就我的理解大概是這樣：
8 ]) X) b- X3 {3 u7 p; W1. Digital:
- x3 n* v( C# O0 o# l8 g(1) Tutorials: 介紹跟數位電子電路設計概念相關的知識，比方說Combinational Logic的Decoder、或Sequential Circuits的State Diagram等。
(2) Questions: 提供幾個數位電路的問題給網友們思考，比方說「Design a circuit to divide-by-3 sequential circuit with 50% duty cycle.」(請設計一個工作週期為50%的除3循序電路)
2 O5 W+ |4 U2 d1 a1 X* U/ V(3) Tools: 詳列幾個數位設計的工具可供參考，像Digital Simulator等有一些連到MIT下載的部分，不過還是有些已經變更，就我所知，Electronic Workbench已經自動連到National Instrument的頁面，目前原先這部分的團隊近期開發的軟體有MultiSim與Ultiboard去分別做SPICE跟PCB Layout設計模擬。
(4) Books: 提供數本關於Digital方面的書籍
(5) Links: 關於Digital方面的其他相關Tutorial或Simulator等
2. Verilog:
(1) Tutorials: 介紹Verilog的一些常用運算子以及設計方式
(2) Examples: 一些關於Verilog組合電路與循序電路等方面之範例，可以下載它的原始碼(.v)，比方說同步FIFO(Synchronous FIFO)、UART等。
$ z+ Q8 x- A! |5 d$ A(3) Questions: 作者提供的數個Verilog相關習題
(4) Tools: 跟Verilog相關的工具軟體介紹，如Verilog-XL、ModelSim等。
, t, c7 T, y' X% |* Y(5) Books: 作者推薦的幾本書，雖然有些是1997年的，但可以找看看有無近期修訂版的來提升自己的知識。
(6) Links: 與Verilog相關的連結或是驗證IP等等。
) N* f1 W1 F; a7 f0 v& }(7) FAQs: 一些常見的Verilog設計問題，例如「How do I avoid Latch in Verilog ?」(我該如何避免Verilog(合成後出現不必要)的閂鎖器？)
3. SystemVerilog:
+ x4 s0 g* u. ?/ q3 [& Z( Y1 E, H(1) Tutorials: 介紹SystemVerilog的一些常用運算子、可宣告型別以及Module Hierarchy等。
: h, }1 n0 r/ w% B2 E+ z9 W! [7 `9 l. S(2) Examples: 提供與SystemVerilog相關的例子，如Memory的驗證(Verification)
; u1 \6 V7 \+ m: k6 }(3) Tools: 提供與SystemVerilog相關的模擬器或是一些Code Coverage分析工具等等。
(4) Books: 提供跟SystemVerilog驗證或寫測試平台(testbench)等相關的書籍
(5) Links: 跟SystemVerilog相關的外部連結、驗證IP等等。
* y% o5 U. }0 T4 x* o4. Specman:
(1) Tutorials: 介紹Specman的一些宣告型別、結構子型別(Struct Subtypes)以及Functional Coverage等。
4 R- c8 o2 N3 b3 F/ H8 |5 N(2) Examples: 提供與Specman相關的例子，如FIFO的驗證(Verification)
0 h* e8 i( ~8 S9 L: y(3) Tools: 提供與Specman相關的HVL編譯器以及模擬器等等。
- y* F0 z; U& a, u(4) Books: 提供與Specman相關的驗證工具書
. }' {/ x6 Y& Z- _$ n(5) Links: 提供與Specman相關的外部連結
2 ]  Z+ i4 O6 A9 @) p" M5. SystemC:
8 p* T( ~8 B/ m5 c4 {/ ^4 y(1) Tutorials: 介紹SystemVerilog的一些資料型別宣告、Port、Signal、Channal等設定以及Verification等。
(2) Examples: 提供與SystemC相關的例子，如組合電路加法器、循序電路8位元計數器、SCV驗證等。
(3) Tools: 提供與SystemC相關的HVL編譯器以及模擬器等等。
(4) Books: 提供與SystemC相關的設計書籍。
(5) Links: 提供與SystemC相關的外部連結、驗證IP等等。

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3 Y  F0 V) d$ [6. Vera:
0 R& @) z8 R& g+ p8 S8 D5 G* {6 {(1) Tutorials: 介紹Vera的資料型態、循序控制等等。
(2) Examples: 提供與Vera相關的例子，如UART的驗證等。
(3) Tools: 提供與Vera相關的編譯器與模擬器等等。
(4) Books: 提供與Vera相關的書籍，這裡再提供一本
a. F. Haque, J. Michelson, K. Khan, “The Art of Verification with Vera”, Verification Central, 2001.
(5) Links: 提供與Vera相關的外部連結，這裡再提供一個
( b3 s: N+ [& u( C: r1 m3 @a. OpenVera: http://asicguru.com/Vera-Tutorial-/3/17/ (有一些Paper可以參閱)
7. PSL: 跳過，作者未多做編撰
( w. L5 p) s$ y8. VHDL:
(1) Tutorials: 介紹VHDL的一些常用運算子以及設計方式
9 ^6 v4 ]! g. H7 ~(2) Examples: 一些關於VHDL組合電路與循序電路等方面之範例，可以下載它的原始碼(.vhd)，比方說Arbiter Model、Memory等。
(3) Tools: 跟VHDL相關的工具軟體介紹，如ModelSim等。
. Q2 q, K3 W. v2 A5 T5 S$ t- z' t(4) Books: 提供數本關於VHDL方面的書籍，不過有點奇怪，所以在此提供幾本，如下:
a. Mark Zwolinski, “Digital System Design with VHDL”,  2nd ed., Prentice Hall, 2004.
b. Peter J. Ashenden, “The Designer's Guide to VHDL”, 3rd ed., Morgan Kaufmann, 2008.
9 p3 I" }; o4 }' }9 N(5) Links: 提供與VHDL相關的外部連結，這裡再提供幾個:
3 r9 E5 d7 b" g, s% `. ]5 Fa. http://media.nihs.tp.edu.tw/user/yangmf/?active=media&id=100003434&course=CPLD%E6%95%B8%E4%BD%8D%E9%82%8F%E8%BC%AF%E8%A8%AD%E8%A8%88
b. http://www.slidefinder.net/c/cpld_vhdl--_----_---_------/2006_fpga_01/13437341 (網路上找到的投影片Slides)
1 _) H7 F0 W) Z7 l2 Hc.  https://sites.google.com/site/tssheedl01/jiao-xue-dang-an/vhdl-dian-lu-she-ji
/ u7 r1 ^, a7 T" h( }) A5 V7 n7 l9. Scripting:
(1) Tutorials: 介紹scripting, Makefile, CVS, Perl, TCL等的撰寫、模擬等。
(2) Examples: 作者尚未加入
(3) Tools: 一些關於Scripting的模擬器介紹，像是VCS等。
& U- H, F7 t4 P9 z(4) Books: Scripting的工具書，例如Vi Editor方面的。
8 }/ ^1 s* c& g9 ^  ]; U$ n9 ~(5) Links: 提供跟Vim相關的網站，其實國內有一個針對Vim編輯器作介紹的網站，可能有人有聽過：「鳥哥的Linux私房菜」，下面是他的網址:
4 N5 @1 d# Q+ J2 Oa. http://linux.vbird.org/linux_basic/0310vi.php
7 T4 a: l  d; R4 u* I10. Tidbits(小常識):
0 ^- K8 D) j! j" {; {7 Q雖然這個網站依舊有很多東西作者尚未補齊，或是有些書年代有點久遠，不過依舊具有相當參考價值，作者在此提供了一些設計小常識給大家充電一下，包括Verilog語法中用的Wire與Reg型別、Blocking跟Nonblocking敘述、寫有限狀態機(Finite State Machine, FSM)、驗證流程等等。
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上述說明了這麼多，希望各位會喜歡這個網站~
另外，之前管理員已經針對Layout設計討論區中「好康相報」的主題「Laker_L3_教學_範例 有Lab」的帖子進行修改，當初的樓主沒有注意到從eetop下載的附件檔案單筆超過1.5MB的上限，導致傳輸失敗而無法將分割檔解壓縮，如果您曾經到過主題(URL如下)下載失敗，卻沒收到我寄給您的短消息者，或是最近已回復卻無法解壓縮或未回覆但需要資料者，請一併告知！
0 ^  w8 u; h' L3 _/ p8 {Laker主題的URL: http://bbs.innoing.com/viewthread.php?tid=11821298
為避免大家損失RDB，你可以回復此主題賺個RDB，我再發短訊過去，你收到後不需回復(要回也可以)，我看信件標記改變就知道了！也請大家多參加論壇任務喔~