spectreverilog mixed-signal仿真问题

enjoymartin

各位：现做mixed-signal仿真，使用的工具为spectreverilog,随便做一一个电路，现在报以下错误，不知道是怎么回事，望各位指点：
该错误是在做以下操作时显示：Mixed-signal/Display Partition/All Active
+ D  F( X; H  z; M" G' f0 k- serror: failed to partition the design.
. h7 a  c2 q6 y, P& ~8 L7 A         ......unsuccessful.
" k" q9 _% Z3 Uerror: cannot create and partition the design.
error: must fix design errors before netlisting.
6 D/ y: f0 ?; {9 P: R: c; h4 a6 _; b
( C3 l9 h+ ~; uPS:在做混合信号仿真时，需要注意些什么？有什么比较实用的资料可以参考，多谢！