ARM Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
│  ├─Cortex-M0_TechnicalReferenceManual_Frame
. v9 U% O0 z9 O+ f│  │  └─graphics
│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
│  │  └─graphics
│  └─Cortex-M0_UserGuideReferenceMaterial_XML
│      └─graphics
( O2 }# k0 h* T. V) \1 _" n├─implementation
│  └─vectors
│      ├─CORTEXM0IMP
│      │  ├─crf
│      │  ├─srpg
7 z3 h) [5 B# k9 ?% \) u4 @│      │  └─tbench
  r! t- {8 a- l5 k* v│      │      └─logs
│      ├─CORTEXM0INTEGRATIONIMP
│      │  ├─crf
1 |7 G0 _' ~$ G  u│      │  ├─srpg
+ S$ y+ i  ~2 d3 ?/ a│      │  └─tbench
│      │      └─logs
│      └─tools
│          └─VerilogCrf
" X" B5 J- E' P) r" O/ u3 Q# [, i├─integration_kit
│  ├─logical
' D7 C( x7 O9 N: c│  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
( Y' ^* g* ^) ]2 u% p* P: y  r│  └─validation
% i3 I" B4 v8 l! ?- v* K$ E/ m: d│      ├─glogs
9 v/ \0 K% r( \0 m- s│      ├─logs
& [6 g, D7 R; k& X! N/ h" v$ [$ N│      ├─mdk
# q6 \1 I' w+ J│      ├─srpg
│      ├─tests
8 ], _- J' o( J│      │  └─CMSIS
│      │      └─Core
│      │          ├─CM0
4 h0 _" {8 K* W8 q' W│      │          └─Documentation
, ~4 }4 K* m; z7 h1 H8 s: Z│      └─vectors
# r; h# Q9 N. S6 s! `7 d, i3 n├─ipxact
│  ├─busdefs
│  │  ├─amba.com
$ f* _9 }$ n% t$ E, l│  │  │  └─AMBA3
│  │  └─arm.com
│  │      ├─CoreSight
│  │      ├─Cortex-M0
1 i3 d$ d5 P8 d5 `* J9 D│  │      └─CortexMCores
* J8 N- B7 D$ n│  ├─channels
│  │  └─arm.com
# B' L& i9 E# ]3 x' E2 {│  │      └─Cortex-M0
│  │          └─rtl
│  └─components
1 G9 z% r! N- v5 E6 Q+ G8 q│      └─arm.com
* A/ Y' [( B, n% d0 }│          └─Cortex-M0
: ?  }! H% i6 [/ j└─logical
! r  j9 E/ T3 Y$ X, `3 M    ├─cortexm0
0 y% c! W. p5 C6 k$ T& O: U    │  └─verilog
" x2 a3 m) U: i' @' M7 {4 z% V" ]    ├─cortexm0_dap
    │  └─verilog
    ├─cortexm0_integration
  X) m( D1 i, F4 p    │  └─verilog
    ├─models
: T# [# L% j) Y/ D! F    │  ├─cells
    │  ├─cpf
; Q  x! t5 i0 L    │  ├─upf
    │  └─wrappers
0 o% C" I& b) _/ ]    └─ualdis
        └─verilog

sinoicboy

├─AT420-DA-03001-r2p0-00rel0
7 A' v5 R+ V2 t" C: |! I│  └─docs
1 }/ x; I6 r7 J4 K+ w2 \- d│          DDI0337G_cortex_m3_r2p0_trm.pdf
1 _+ J: A2 @5 Q( p" A7 b: Y│         
- j, e, s! y% k. Y# U& j├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
  i1 J. {! t: ?* R│         
: v$ y1 I0 Q: h( H% f, h' T) w├─AT420-DC-13001-r2p0-00rel0
│  └─docs

│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
/ M* N( z( B) @* x│  │  ├─dapswjdp
" e0 x* J: e" s& f4 _│  │  │  │  README_DAPSWJDP
; K: D* U; G3 C; Y│  │  │  │  
│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
# }( ]1 g* ^- P│  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
4 ?# ?8 ^/ K" F- w) a│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
! B& k9 c, ?9 O$ A6 b/ I; h│  │  │          DAPJtagDpProtocol.v
8 C" z0 |4 G) Q" @( o3 Y- t8 G│  │  │          DAPSwDpApbIf.v
" e3 P' Q3 a7 p0 z/ F  y│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
- N* j( L: l7 ?  m7 x* O│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
9 A! q( K, S: Y# X) f' G( I/ i│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
' Y1 ]7 P9 P1 L3 a/ _; N8 f│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
│  │  │         
* T) e8 m, w; y/ x! \0 K* @/ y  ^│  │  └─tbench
; ?" {  h/ S$ H! w3 z  p│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
│  │              ClkReset.v
+ n6 K4 W. @, ?│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
# h  O. X  L# I; y1 m) j│  │              CM3TestExAcMnAhb.v
│  │              CM3ValAHBSplit.v
│  │              CM3ValApbTrickBox.v
│  │              CM3ValBusCompareCtrlReg.v
; j' C+ d9 `8 ?/ ?/ U│  │              CM3ValControl.v
1 z* v# S6 t1 @- b* T/ p$ m; D5 H# I│  │              CM3ValDebugCore.v
│  │              CM3ValDualPortRAM.v
6 B! e1 J/ \! V2 ~2 z( V│  │              CM3ValDualPortWrapper.v
! N5 S1 g, ^. q! k. @│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
│  │              CM3ValIRQGenerator1.v
5 b: E7 B' k; g8 C" J│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
- B0 z3 _$ t  M9 L' ~│  │              CM3ValMemory.v
│  │              CM3ValPMU.v
/ ]8 Y" G! n' r6 S│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
│  │              CM3ValScratchPad.v
│  │              CM3ValSWCapture.v
│  │              CM3ValTBDefs.v
  h3 O+ F. B: k  S! G9 l│  │              CM3ValTraceOutput.v
& `, n) T- ~8 W- c3 ~# c│  │              CM3ValTraceSync.v
7 }. r& i* Y& B3 h
│      │  │  exclude_list.sc_waitstate
0 v2 \# ~5 U! N7 \8 _3 n
; e$ M" j: [# |0 ^            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
: x: G* K2 W1 Q2 D            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
6 j) n! N! S! i: Q( O            │      │  
8 @# _7 H4 {: j$ Q6 \6 e. q            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
            │              cells_1.geo
            │              cells_1.pwr
            │              index.cli
            │              README.TXT
) f" W* ?" ?, U            │              rulesets
% s" G3 j# W7 B0 A( N( c            │              VERSION.TXT
            │              vias_1.geo
+ ~/ }+ C9 P( w# k# _0 `6 E, v, a            │              
            └─tsmc
: i6 V" \0 S& G( M% s                └─t-n90-lo-sp-002-f1_1_6a_20060914
7 B! [+ I* u3 k8 H                    └─6X2Z
                            corner.defs

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