ARM Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
│  ├─Cortex-M0_TechnicalReferenceManual_Frame
9 N* u0 p  n0 Y* @- h8 M9 w  y│  │  └─graphics
│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
│  │  └─graphics
│  └─Cortex-M0_UserGuideReferenceMaterial_XML
│      └─graphics
├─implementation
│  └─vectors
% a: {9 l& F0 Z; T+ d│      ├─CORTEXM0IMP
│      │  ├─crf
) p+ W' i1 T# j; L& t7 `  p│      │  ├─srpg
│      │  └─tbench
│      │      └─logs
$ J$ }) U0 E; T3 {│      ├─CORTEXM0INTEGRATIONIMP
│      │  ├─crf
│      │  ├─srpg
│      │  └─tbench
6 [9 ]) r6 f/ ]9 [% |1 T7 F& _│      │      └─logs
│      └─tools
: d+ Z  u4 z) \# d│          └─VerilogCrf
├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
│  │  │  └─verilog
. [. C; O/ w. |# i3 T& {+ q* P% b; M│  │  └─tbench
: z& X5 Q0 H3 G6 [0 V: w7 g│  │      └─verilog
+ d* r1 z% I2 W7 \! O( G& T│  └─validation
│      ├─glogs
/ z( M: ?- G) v$ g; |│      ├─logs
│      ├─mdk
│      ├─srpg
│      ├─tests
3 p% h% w) z% `│      │  └─CMSIS
7 S  l0 d9 a- D! K│      │      └─Core
│      │          ├─CM0
: C0 Z1 B9 z" @; ]% Q' m2 g2 w│      │          └─Documentation
│      └─vectors
$ f2 T( B4 L. Q+ Z& h2 e├─ipxact
│  ├─busdefs
9 X8 o4 R1 q' i/ j: b3 _│  │  ├─amba.com
8 _( Q' J. A" j" W2 T3 X; `1 J* j1 P$ G) g│  │  │  └─AMBA3
( u5 m+ ~7 d# P" w3 P$ Y- B│  │  └─arm.com
│  │      ├─CoreSight
│  │      ├─Cortex-M0
│  │      └─CortexMCores
│  ├─channels
│  │  └─arm.com
- f8 V7 C$ e1 k6 h9 \* }│  │      └─Cortex-M0
+ u9 e# i2 i. m+ q4 B│  │          └─rtl
$ }2 I# F) r  n│  └─components
' Z# x* d- j' X6 Y" p& O$ _- x│      └─arm.com
│          └─Cortex-M0
└─logical
  K7 N" ]" ~  T$ N; ~) M9 J2 Z    ├─cortexm0
    │  └─verilog
+ T/ Q% g3 P  [6 ~+ U; C    ├─cortexm0_dap
    │  └─verilog
' v+ f: |  ]" h+ v8 _" P0 G    ├─cortexm0_integration
    │  └─verilog
6 M9 Q9 r' |( A; P1 k- s    ├─models
    │  ├─cells
4 {6 B+ W  D0 u4 s    │  ├─cpf
/ Z0 h7 _8 k8 e$ v& K% P% {    │  ├─upf
    │  └─wrappers
    └─ualdis
        └─verilog

sinoicboy

├─AT420-DA-03001-r2p0-00rel0
+ }7 M6 e) o2 v! ?. Y* |│  └─docs
. [9 [$ @4 x. u  ~0 D7 b2 T0 d│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
. p. y' `* }) ]. c├─AT420-DC-02008-r2p0-00rel0
│  └─docs
1 F3 L8 Y+ C% \+ Z2 ^: w│          DII0194A_cortex_m3_r2p0_csg.pdf
* i/ G( M9 g2 p! ^( Z│         
! v; K2 Y: B6 c8 Q├─AT420-DC-13001-r2p0-00rel0
│  └─docs

9 `8 A1 W! y2 W% `1 C& I! j) \│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
- K& h% S1 k; }8 o│  │  │         
2 l( q/ a  S* s3 ]+ p+ @│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
' \% w2 U7 m4 C+ S│  │  │  └─verilog
+ [7 s4 J) c' c' t( \0 o8 j- c: {│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
3 o6 E8 x9 j$ \2 P& J/ E. P- t7 L) o8 n│  │  │          DAPDpApbSync.v
) _( @) K6 e! x. l+ U6 {$ }│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
% R+ M3 V3 G$ H8 W8 z, X# I+ Y│  │  │          DAPDpIMux.v
$ s, y/ U/ \9 Y5 k0 t" f% i0 j│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
1 R2 I" p  J( b) U│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
2 t" z0 {8 N0 G, `; y│  │  │          DAPSwDpSync.v
# e) s1 G' u4 U( C$ q2 o4 ~│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
│  │  ├─models
' ]* A/ g3 T* h, R│  │  │  └─cells
+ n2 J8 \5 ]2 F' a* x│  │  │          CM3ClkGate.v
4 W3 L) {3 v2 I1 g  Y│  │  │          CM3EtmClkGate.v
7 x& w5 t. \9 [* X3 y; Y4 R3 }│  │  │          CM3Sync.v
│  │  │         
│  │  └─tbench
) r: Q3 e* t6 Y' I6 v9 V9 v6 [│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
6 b4 e5 B0 E( o3 U) m3 H  H│  │              BusMatrix.v
│  │              ClkReset.v
│  │              CM3BusComparator.v
5 N+ G7 T2 t+ _$ F7 z│  │              CM3BusGasket.v
│  │              CM3TestExAcMnAhb.v
│  │              CM3ValAHBSplit.v
│  │              CM3ValApbTrickBox.v
│  │              CM3ValBusCompareCtrlReg.v
- \& K! Q& g8 k. ^) f9 y1 O│  │              CM3ValControl.v
│  │              CM3ValDebugCore.v
│  │              CM3ValDualPortRAM.v
6 \) X: p8 H% l" G1 w* k│  │              CM3ValDualPortWrapper.v
4 O# @. n6 ~, z# c" V; R│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
│  │              CM3ValIRQGenerator1.v
7 b. W4 L' c5 I- @3 W( u│  │              CM3ValIRQGenerator2.v
. }" v* b$ q: a+ _6 K- C* n: b│  │              CM3ValJtagTrickBox.v
│  │              CM3ValMemory.v
│  │              CM3ValPMU.v
│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
  o5 v- L( g4 u3 L0 D- I│  │              CM3ValScratchPad.v
2 G$ q$ f0 S) L* a, S│  │              CM3ValSWCapture.v
; q6 Q) L) B! o7 e" D│  │              CM3ValTBDefs.v
- H  P/ y9 `4 M5 T+ g4 g│  │              CM3ValTraceOutput.v
│  │              CM3ValTraceSync.v

│      │  │  exclude_list.sc_waitstate

2 ~, C; |) ~) o" c5 T9 I% C: V# `6 \            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
" ^. ]! |4 E6 y# e0 {, |! q0 B# C            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
- l) D8 c+ q' J* ?% h; t: k( w5 g            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
9 w, j! v$ [5 y7 c            │      │  
, l5 ^! h' m: Q2 B/ S& {' w% @/ ]) t* m) ]            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
            │              cells_1.geo
            │              cells_1.pwr
- X, f1 j0 ~1 k$ ?7 L, o8 R- D            │              index.cli
  z6 v. h; |+ O5 D            │              README.TXT
            │              rulesets
            │              VERSION.TXT
- w* j. z$ A; {2 r8 {            │              vias_1.geo
0 V% U+ b" q3 |: S) H            │              
            └─tsmc
                └─t-n90-lo-sp-002-f1_1_6a_20060914
                    └─6X2Z
7 T) c. L( M! q) X( O/ n                            corner.defs

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