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[問題求助] 請問半導體latch up

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發表於 2012-7-31 16:33:52 | 顯示全部樓層 |閱讀模式
在電路設計中難免會有 pmos 的sd一端接 vss 或是 nmos的sd一端接vdd
$ }$ p+ `; l5 }1 i4 w& y這樣的設計 為何會有 latch up  的風險在
; U. J6 N* A- n其原理是甚麼呢
發表於 2012-8-21 21:37:09 | 顯示全部樓層
寄生的PNP NPN形成了正反馈,所以有风险;如果这个正反馈通路存在于电源和地之间,不就形成低阻通路了嘛,很容易烧毁器件
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