[問題求助] VHDL Compiler 問題

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omp61205

電梯直達

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發表於 2012-3-10 15:16:44 | 顯示全部樓層回帖獎勵

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這是我從網路上找到的鬧鐘程式
但Compiler一直不會過
會出現Process clocking is too complex的錯誤
請問是為什麼呢?? 謝謝

LIBRARY ieee;
USE ieee.std_logic_1164.all;

entity scalarmtime is
port(set_alarm,set_sc,set_min,set_hour : in std_logic;
sc_data : out integer range 0 to 59;
);
end scalarmtime;

architecture one of scalarmtime is
begin
process(set_sc)
variable set_sc_data :integer range 0 to 59;
begin
if(set_alarm = '1') then
if(set_sc'event and set_sc='1') then
if(set_sc_data = 59)then
set_sc_data:= 0;
else
set_sc_data := set_sc_data + 1;
end if;
end if;
end if;
sc_data <= set_sc_data;
end process;
end one;