關於systemverilog的testbench

makejie3

想請問一下各位先進，
% e, }) x3 y+ H7 S/ b# I如果已經用systemverilog寫好兩個testbench，
" a1 I0 c0 Q+ f& n( r: n8 c例如AA.sv和BB.sv，
AA.sv和BB.sv都是用program block包起來的，

那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
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謝謝。