請問layout後的電流

bernie820

您好
9 D" E: _- h, T9 R+ Q
我設計完一顆opa(cascode_opa)
pre_sim時，輸入端上方的主電流是40uA
差動端電流各20uA

但是pro_sim後的主電流卻變只剩10uA
6 d" Z7 m/ D5 g( x+ k差動端只有2.5uA

請問這是layout上的問題嗎?
! |, R4 g( U* T' S1 m. Q" [2 n2 @po一張部份圖請教各位!
; J" f# h& R$ P, i6 D( N
  `( W. K) y2 |* b- f/ T下面是差動開關
2 D. b4 `* D( |4 j; Z$ L' x. Y9 V4 o$ m, p上面中間是主動流源

bernie820

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
  x' f' L: t* j( ~; QONLYFLYSKY 發表於 2011-5-6 06:37 PM

您好
2 e4 J! x2 C- K) |9 U* T
+ E* j1 S! j5 N6 X! n5 M* n# ?一開始沒有注意到我用到poly連

. E7 E9 X# v, ^但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
% s3 ?0 G3 `& D7 e+ E4 i1 U2 w結果是一樣的~
6 C) {  N/ V+ d4 ~& P: b
可以給個建議嗎?(應該不至於會差到這麼大)
/ j7 ~" k% s; m% F1 K
% R4 w1 a" r3 ~4 }  F. X而這種layout排法我是參考一本交大電資，所教導的佈局方法!

bernie820

抱歉剛英文打錯是driving 不是drivering
% v8 H0 l+ s: i# H9 q9 W8 [4 ]5 R
RD給我的觀念

# s# z) \- c* H( T0 ]->GATE不吃電
% G3 k( R. f6 I9 zh2off0202 發表於 2011-5-9 05:18 PM

  x9 d4 B4 j" A" B! J9 b
/ h  O5 X2 h+ W+ n
您好

所謂的不吃電是指不吃電流是吧?
這個我清楚

所以說再prosim時vdd就要加大來試嚕?
我試看看!

3 O! S# t, s2 ?; U4 D5 I0 o目前正改架構

' A  M/ c0 S8 v3 h  {& J( L, R, C謝謝您
7 g- E3 M- H3 s若有更新的想法也麻煩您

bernie820

回復 8# shkao0201




    可是我現在的問題是layout後的電流變好小!